半导体外延制造技术

本发明专利技术公开了一种半导体外延

【技术实现步骤摘要】
半导体外延、图像传感器的实现方法及半导体器件


[0001]本专利技术涉及半导体
，特别涉及一种半导体外延
、
图像传感器的实现方法及半导体器件
。

技术介绍

[0002]在半导体器件的形成过程中，往往需要对衬底进行刻蚀
、
离子注入
、
外延等工艺
。
以图像传感器为例，图像传感器感光区的光电二极管用于将光信号转换为电信号，其中感光单元便可通过离子注入或外延等方式形成
。
[0003]CMOS
图像传感器（
CMOS Image Sensor, CIS
）是将光学图像转化为电信号的半导体器件
。CIS
包括用于感光的光电二极管（
photodiode, PD
）和用于将所感测的光处理为电信号的逻辑电路
。CIS
的感光单元的传统工艺是通过离子注入的方式形成
PN
结或
PIN
结
。
在像素尺寸不断降低的情况下，为了让每个像素继续提供与原来大尺寸像素类似的性能（尤其是满阱容量），像素中感光区域的
N
型掺杂深度必须随之增加，以保持适当的感光体积
。
然而，随着感光区域注入深度的增加，像素间的
P
型隔离也要求越来越深，那么进行隔离
P
型掺杂的注入能量也必须增加
。
为了保证在非隔离区域对高能量
P
型掺杂离子的阻挡，所使用的抗蚀剂掩膜厚度也要增加
。
该掩膜在显影和离子注入等步骤中很容易发生倾斜，导致在后续工艺中像素区或者隔离区无法达到正常离子注入的效果，从而影响最终图像传感器的性能
。
[0004]现有技术中，采用了多个离子注入掩膜以尝试解决，但是这种方案的工艺过于复杂，成本较高，不适于实际应用
。
另外，离子注入也有其他缺点，例如产生的缺陷过多
、
注入的掺杂离子分布不均匀等，而且离子注入需要结合高温退火工艺来修复缺陷，容易损伤已经形成的逻辑器件
。
此外，现有技术中也有通过深沟槽蚀刻和选择性外延来形成
PN
结或
PIN
结
。
选择性外延因其反应温度范围广（可以达到
400℃~1150℃
）
、
掺杂浓度可控（一般为
10
13
~10
21 at/cc
）
、
掺杂类型灵活（
N
型
、P
型均可）
、
缺陷少等优势而得到广泛的应用
。
这种方案在需要首先对衬底进行深沟槽刻蚀，然后进行选择性外延生长
P
型或
N
型半导体材料
。
这种方案可以精细控制
PN
结的尺寸，实现侧向
PN
结结构，而且掺杂浓度均匀可控
。
但是该方法也有一定的缺点：在外延生长时必须从深沟槽底部往上生长，否则容易发生晶格错位，同时用于隔离像素单元的深沟槽交叉处线宽较大（如图1所示，沟槽交叉处线宽
AC
的长度大于沟槽线宽
AB
），外延生长时容易形成空洞，并引起外延层界面处位错
。
此位错会进一步导致后续外延生长过程的缺陷，从而影响在该区域布置的器件的性能及良率；若进行外延工艺时直接从底部向上填满深沟槽，由于深沟槽中间没有空隙，难以达到像素间光学隔离的效果；若采用外延工艺从深沟槽上方直接封住槽口，虽然可以形成深沟槽内空隙达到像素单元的光学隔离，但是由于外延不是从底部开始生长，也会产生一些位错缺陷，进而影响后续传感器性能
。
因此，在做背照式图像传感器像素单元隔离深沟槽工艺中，背部深沟槽隔离不容易对准像素单元的正面隔离区域，这样会造成隔离区域偏差，像素单元性能受影响
。

技术实现思路

[0005]本专利技术的目的在于提供一种半导体外延
、
图像传感器的实现方法及半导体器件
。
[0006]一方面，本专利技术提供了一种半导体外延的实现方法，包括：在半导体器件的栅极形成之前，在衬底表面形成硬掩模层，通过至少两次刻蚀工艺，刻蚀所述衬底，形成阵列排布的半导体岛状结构，且各所述半导体岛状结构至少上部之间通过至少一处连接结构相互连接，所述半导体岛状结构之间形成第一沟槽；其中，在所述至少两次刻蚀工艺中，于所述第一沟槽上部形成保护介质层；去除所述保护介质层和所述硬掩模层；通过外延工艺在所述第一沟槽表面
、
所述衬底表面形成第一外延层，使所述第一沟槽的开口闭合；其中，所述衬底表面的第一外延层作为器件层，用于形成半导体器件
。
[0007]可选地，所述第一外延层包括：本征型第一子外延层
、
与所述衬底掺杂类型相反的第二子外延层和本征型第三子外延层；所述通过外延工艺在所述第一沟槽表面
、
所述衬底表面形成第一外延层包括：在所述第一沟槽的表面
、
所述衬底表面外延形成所述第一子外延层；在所述第一子外延层表面外延形成所述第二子外延层；对所述第二子外延层进行回刻蚀，去除所述衬底上方的部分或全部第二子外延层；在所述衬底上方外延形成所述第三子外延层，作为器件层，用于形成半导体器件
。
[0008]可选地，所述方法还包括：对所述第三子外延层进行平坦化；在所述第三子外延层上形成半导体器件
。
[0009]可选地，所述第一沟槽内形成间隙结构
。
[0010]可选地，所述至少两次刻蚀工艺包括：刻蚀所述衬底上部，形成第二沟槽；于所述第二沟槽表面形成所述保护介质层；刻蚀所述第二沟槽底部的保护介质层，并继续刻蚀所述衬底，形成所述第一沟槽
。
[0011]可选地，所述形成所述第一沟槽之后，还包括：对所述第一沟槽进行各向同性刻蚀，使所述第一沟槽底部相互连通，所述连接结构形成悬梁连接结构
。
[0012]可选地，所述半导体岛状结构为多边形
。
[0013]可选地，各所述半导体岛状结构至少上部之间通过位于所述多边形角处的连接结构相互连接，以减少后续外延工艺产生的缺陷
。
[0014]可选地，所述半导体岛状结构为四边形，各所述半导体岛状结构至少上部之间通过位于所述四边形四角处的连接结构相互连接，以减少后续外延工艺产生的缺陷
。
[0015]可选地，所述半导体岛状结构为四边形时，所述连接结构为
X
形或四角相连的环状结构
。
[0016]可选地，所述半导体外延的实现方法用于形成图像传感器，所述半导体岛状结构用于形成像素单元
。
[0017]第二方面，本专利技术提供了一种半导体器件，在形成过程中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种半导体外延的实现方法，其特征在于，包括：在半导体器件的栅极形成之前，在衬底表面形成硬掩模层，通过至少两次刻蚀工艺，刻蚀所述衬底，形成阵列排布的半导体岛状结构，且各所述半导体岛状结构至少上部之间通过至少一处连接结构相互连接，所述半导体岛状结构之间形成第一沟槽；其中，在所述至少两次刻蚀工艺中，于所述第一沟槽上部形成保护介质层；去除所述保护介质层和所述硬掩模层；通过外延工艺在所述第一沟槽表面
、
所述衬底表面形成第一外延层，使所述第一沟槽的开口闭合；其中，所述衬底表面的第一外延层作为器件层，用于形成半导体器件
。2.
如权利要求1所述的半导体外延的实现方法，其特征在于，所述第一外延层包括：本征型第一子外延层
、
与所述衬底掺杂类型相反的第二子外延层和本征型第三子外延层；所述通过外延工艺在所述第一沟槽表面
、
所述衬底表面形成第一外延层包括：在所述第一沟槽的表面
、
所述衬底表面外延形成所述第一子外延层；在所述第一子外延层表面外延形成所述第二子外延层；对所述第二子外延层进行回刻蚀，去除所述衬底上方的部分或全部第二子外延层；在所述衬底上方外延形成所述第三子外延层，作为器件层，用于形成半导体器件
。3.
如权利要求2所述的半导体外延的实现方法，其特征在于，还包括：对所述第三子外延层进行平坦化；在所述第三子外延层上形成半导体器件
。4.
如权利要求3所述的半导体外延的实现方法，其特征在于，所述第一沟槽内形成间隙结构
。5.
如权利要求1所述的半导体外延的实现方法，其特征在于，所述至少两次刻蚀工艺包括：刻蚀所述衬底上部，形成第二沟槽；于所述第二沟槽表面形成所述保护介质层；刻蚀所述第二沟槽底部的保护介质层，并继续刻蚀所述衬底，形成所述第一沟槽
。6.
如权利要求5所述的半导体外延的实现方法，其特征在于，所述形成所述第一沟槽之后，还包括：对所述第一沟槽进行各向同性刻蚀，使所述第一沟槽底部相互连通，所述连接结构形成悬梁连接结构
。7.
如权利要求6所述的半导体外延的实现方法，其特征在于，所述半导体岛状结构为多边形
。8.
如权利要求7所述的半导体外延的实现方法，其特征在于，各所述半导体岛状结构至少上部之间通过位于所述多边形角处的连接结构相互连接，以减少后续外延工艺产生的缺陷
。9.
如权利要求8所述的...

【专利技术属性】
技术研发人员：赵立新，杨瑞坤，
申请(专利权)人：格科微电子上海有限公司，
类型：发明
国别省市：