时序测试电路制造技术

本申请实施例提供一种时序测试电路，包括：锁存模块

【技术实现步骤摘要】
时序测试电路


[0001]本申请涉及存储器技术，尤其涉及一种时序测试电路
。

技术介绍

[0002]伴随存储器技术的发展，存储器被广泛应用于多种领域，比如，静态随机存取存储器（
Static Random
‑
Access Memory
，简称
SRAM
）的使用非常广泛
。
实际应用中，读取时间是衡量存储器性能的重要指标
。
[0003]相关技术的读取时间测试中，通常在读取操作时，对不同延时之后的输出数据进行采样，当采样的输出数据与预定的数据相同时，则将基于当前的延时，获取该数据的读取时间
。
[0004]实际应用中，存储器对数据1和数据0的读取时间是不同的，因而相关技术中需要分别测试两个数据的读取时间，并取两个读取时间中较长的时间作为存储器的读取时间，这样则需要测试的次数较多，使得读取时间的测试效率较低
。

技术实现思路

[0005]本申请实施例提供一种时序测试电路，旨在解决存储器的读取时间的测试效率较低的技术问题
。
[0006]本申请实施例提供一种时序测试电路，包括：锁存模块，与待测存储器连接，用于在所述待测存储器根据读取指令读取数据时，对所述待测存储器在第一延时时钟的当前有效时段和上一有效时段下，响应于输入时钟输出的数据分别进行锁存，输出第一数据和第二数据；其中，所述读取指令用于指示依次读取至少两个存储单元，且依次读取的存储单元中最后一位存储单元和倒数第二位存储单元存储的数据不同；比较分析模块，与所述锁存模块连接，用于当所述第一数据为所述依次读取的存储单元中的最后一位存储单元存储的数据，以及所述第二数据为所述依次读取的存储单元中倒数第二位存储单元存储的数据时，输出处于第一状态的指示信号；否则，输出处于第二状态的指示信号；延时模块，与所述比较分析模块及所述锁存模块连接，用于响应于处于第二状态的指示信号，调节延时量，并按照当前的延时量，对所述待测存储器的输入时钟进行延时，得到所述第一延时时钟；以及，响应于处于第一状态的指示信号，输出当前的第一延时时钟，该当前的第一延时时钟用于计算所述待测存储器的读取时间
。
[0007]在一些实施例中，所述倒数第二位存储单元为首个存储的数据与锁存模块锁存的初始值不同的存储单元
。
[0008]在一些实施例中，所述读取指令指示依次读取第一存储单元
、
第二存储单元及第三存储单元
。
[0009]在一些实施例中，所述读取指令指示依次读取第一存储单元及第二存储单元
。
[0010]在一些实施例中，所述锁存模块包括第一锁存单元及第二锁存单元，所述第一锁存单元，与所述待测存储器及所述延时模块连接，用于在所述待测存储器根据读取指令读
取数据时，对所述待测存储器在第一延时时钟的当前有效时段下，响应于输入时钟输出的数据进行锁存，输出第一数据；所述第二锁存单元，与所述待测存储器及所述延时模块连接，用于在所述待测存储器根据读取指令读取数据时，对所述待测存储器在第一延时时钟的上一有效时段下，响应于输入时钟输出的数据进行锁存，输出第二数据
。
[0011]在一些实施例中，所述第二锁存单元与所述第一锁存单元连接，所述第一锁存单元为主锁存器，所述第二锁存单元为从锁存器
。
[0012]在一些实施例中，所述读取指令包括读取使能信号，所述锁存模块，还接收所述读取使能信号，用于在所述读取使能信号为有效电平时，对所述待测存储器在第一延时时钟的当前有效时段和上一有效时段下，响应于输入时钟输出的数据分别进行锁存，输出第一数据和第二数据
。
[0013]在一些实施例中，所述延时模块包括：选择单元
、
第一延时单元及输出单元；所述选择单元的输入端与所述第一延时单元的输出端连接，并接收所述输入时钟，所述选择单元的输出端与所述第一延时单元的输入端连接，所述选择单元的控制端与所述比较分析模块连接；所述选择单元用于响应于第二状态的指示信号，将所述输入时钟传输至所述第一延时单元；以及，响应于第一状态的指示信号，将所述第一延时时钟传输至所述第一延时单元，并与所述第一延时单元形成环形震荡电路；所述第一延时单元，与所述锁存模块连接，用于在接收所述输入时钟时，调节延时量，并按照当前的延时量，对所述待测存储器的输入时钟进行延时，得到所述第一延时时钟；所述输出单元，与所述第一延时单元及所述比较分析模块连接，用于在所述指示信号处于第一状态时，输出所述当前的第一延时时钟；以及，在所述指示信号处于第二状态时，不输出所述第一延时时钟
。
[0014]在一些实施例中，所述输出单元为分频器
。
[0015]在一些实施例中，所述第一延时单元包括：至少一对三态缓冲器，所述至少一对三态缓冲器串联；针对每对三态缓存器，所述三态缓存器的输出端与另一三态缓存器的输出端连接，所述三态缓存器的控制端接收对应的第一控制信号
。
[0016]在一些实施例中，所述比较分析模块包括：比较单元，所述比较单元，与所述锁存模块连接，用于当所述第一数据为所述依次读取的存储单元中的最后一位存储单元存储的数据，以及所述第二数据为所述依次读取的存储单元中倒数第二位存储单元存储的数据时，输出处于第一状态的指示信号；否则，输出处于第二状态的指示信号
。
[0017]在一些实施例中，所述比较分析模块还包括：第三锁存单元，所述第三锁存单元，与所述比较单元及所述延时模块连接，用于锁存并输出所述指示信号至所述延时模块
。
[0018]在一些实施例中，输出所述输入时钟的时钟电路，与所述待测存储器及所述锁存模块连接，形成第一通路，以及与所述延时模块及所述锁存模块连接，形成第二通路，所述输入时钟在所述第一通路的所有连接线上的延时与在所述第二通路的所有连接线上的延时相等
。
[0019]本申请实施例提供的时序测试电路中，锁存模块在所述待测存储器根据读取指令读取数据时，对待测存储器在第一延时时钟的当前有效时段和上一有效时段下，响应于输入时钟输出的数据分别进行锁存，输出第一数据和第二数据，读取指令用于指示依次读取至少两个存储单元，且依次读取的存储单元中最后一位存储单元和倒数第二位存储单元存储的数据不同
。
比较分析模块在第一数据为最后一位存储单元存储的数据，以及第二数据
为倒数第二位存储单元存储的数据时，输出第一状态的指示信号，以指示延时模块数据当前的第一延时时钟
。
本方案中，锁存模块响应于第一延时时钟锁存数据的次数与待测试存储器读取的数据的个数相等，最后两位存储单元存储的数据不同，因而若当前的延时量未达到数据1或数据0的读取时间，则无法锁存到倒数第二位存储单元或最后一位存储单元存储的数据，相应的，若锁存模块锁存到最后两个存储单元存储的数据，则表明当前的延时量达到了数据1及数据0的读取时间，因而可以基于当前的延时量获取的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种时序测试电路，其特征在于，包括：锁存模块，与待测存储器连接，用于在所述待测存储器根据读取指令读取数据时，对所述待测存储器在第一延时时钟的当前有效时段和上一有效时段下，响应于输入时钟输出的数据分别进行锁存，输出第一数据和第二数据；其中，所述读取指令用于指示依次读取至少两个存储单元，且依次读取的存储单元中最后一位存储单元和倒数第二位存储单元存储的数据不同；比较分析模块，与所述锁存模块连接，用于当所述第一数据为所述依次读取的存储单元中的最后一位存储单元存储的数据，以及所述第二数据为所述依次读取的存储单元中倒数第二位存储单元存储的数据时，输出处于第一状态的指示信号；否则，输出处于第二状态的指示信号；延时模块，与所述比较分析模块及所述锁存模块连接，用于响应于处于第二状态的指示信号，调节延时量，并按照当前的延时量，对所述待测存储器的输入时钟进行延时，得到所述第一延时时钟；以及，响应于处于第一状态的指示信号，输出当前的第一延时时钟，该当前的第一延时时钟用于计算所述待测存储器的读取时间
。2.
根据权利要求1所述的电路，其特征在于，所述倒数第二位存储单元为首个存储的数据与所述锁存模块锁存的初始值不同的存储单元
。3.
根据权利要求2所述的电路，其特征在于，所述读取指令指示依次读取第一存储单元
、
第二存储单元及第三存储单元
。4.
根据权利要求2所述的电路，其特征在于，所述读取指令指示依次读取第一存储单元及第二存储单元
。5.
根据权利要求2所述的电路，其特征在于，所述锁存模块包括第一锁存单元及第二锁存单元，所述第一锁存单元，与所述待测存储器及所述延时模块连接，用于在所述待测存储器根据读取指令读取数据时，对所述待测存储器在第一延时时钟的当前有效时段下，响应于输入时钟输出的数据进行锁存，输出第一数据；所述第二锁存单元，与所述待测存储器及所述延时模块连接，用于在所述待测存储器根据读取指令读取数据时，对所述待测存储器在第一延时时钟的上一有效时段下，响应于输入时钟输出的数据进行锁存，输出第二数据
。6.
根据权利要求5所述的电路，其特征在于，所述第二锁存单元与所述第一锁存单元连接，所述第一锁存单元为主锁存器，所述第二锁存单元为从锁存器
。7.
根据权利要求2所述的电路，其特征在于，所述读取指令包括读取使能信号，所述锁存模块，还接收所述读取使能信号，用于在所述读取使能信号为有效电平时，对所述待测存储器在第一延时时钟的当前有效时段和上一有效时段下，响...

【专利技术属性】
技术研发人员：黄柳青，郑君华，刘洋，马亚奇，
申请(专利权)人：合芯科技有限公司，
类型：发明
国别省市：