一种基于制造技术

本发明专利技术涉及一种基于

【技术实现步骤摘要】
一种基于FPGA的抽头延迟链型TDC


[0001]本专利技术是关于一种基于
FPGA(Field
‑
Programmable
‑
Gate
‑
Arrays
，现场可编程逻辑门阵列
)
的抽头延迟链型
TDC(Time
‑
to
‑
Digit Converter
，时间数字转换器编码器结构
)
，涉及核探测

。

技术介绍

[0002]在核探测领域处理高速信号是至关重要的
。
随着科技进步，核探测器能够以更高精度和更快响应捕捉到更多粒子信息，同时也带来了挑战即如何处理高速信号
。
高时间分辨率的定时系统可以提高探测系统对于高速信号的处理能力
。
抽头延迟链型
TDC
是一种具有快时间响应
、
低死时间和低资源占用特点的时间数字化方法，其时间分辨能力取决于组成抽头延迟链的逻辑单元的尺寸大小和均匀性
。
[0003]现有抽头延迟链的编码器实现原理是定位延迟链所产生的温度计码中0‑1界线的位置，一种方法是通过级联的全加器将温度计码的所有位相加，从而得到信号在延迟链中传输距离对应的二进制位置码；另一种方法是将温度计码的所有位分成若干组，在每一组中并行判选是否存在0‑1界限从而快速定位，并根据判选结果输出对应的二进制位置码
。
[0004]上述两种延迟链编码器结构均存在各自的问题，级联加法器方法计算过程中为避免时序冲突和亚稳态，需要使用多级流水线，资源消耗量大
。
且由于锁存时间的随机性，造成高位位置码所对应的逻辑资源的利用率低；分组判选方法利用并行处理选通输出的结构，节省了逻辑资源，同时避免了高位位置编码对应逻辑资源利用率低的问题，但是结构复杂，只能针对特定的链长进行设计，稳定性不高
。

技术实现思路

[0005]本专利技术旨在至少解决现有技术中存在的技术问题之一
。
为此，针对上述问题，本专利技术的目的是提供一种基于
FPGA
的抽头延迟链型
TDC
，能够控制和缩短调度数据时间，减少资源用量
。
[0006]为了实现上概专利技术目的，本专利技术采用的技术方案为：
[0007]第一方面，本专利技术提供一种基于
FPGA
的抽头延迟链型
TDC
，包括：
[0008]脉冲发生器，被配置为在被测信号的触发下产生一个具有变化沿的脉冲输出；
[0009]延迟链模块，被配置为设置所述
FPGA
中可配置逻辑单元的
Carry4
结构布局，使得对所述脉冲发生器输出的被测信号进行延时传输产生温度计码；
[0010]延迟锁存模块，被配置为将所述温度计码进行锁存；
[0011]中值定位编码模块，被配置为对锁存的温度计码进行中值定位处理，输出细时间帧；
[0012]粗时钟模块，被配置为设置
TDC
粗时钟，产生被测信号的粗时间戳；
[0013]触发计数模块，被配置为输出触发
Count
组合，获得触发计数；
[0014]组帧模块，被配置根据细时间帧与粗时间戳得到时间帧，并与触发计数组合为完
整的数据帧输出
。
[0015]进一步地，还包括时钟域隔离处理模块，被配置为将所述组帧模块输出的数据帧输入
fifo
进行存储和时钟域隔离，以划分
TDC
的高频率时钟域和外部传输结构的低频率时钟域，其中，
fifo
为先入先出的存储栈
。
[0016]进一步地，所述中值定位编码模块对每个二进制位的温度计码进行判断和编码，通过将二进制数列分成两半，并根据中间位置的值进行判断，确定编码的位置和形式
。
[0017]进一步地，所述中值定位编码模块确定编码的位置和形式的过程，包括：定位取值结束后高四位逐位乘法运算，被乘数为锁存的
1bit
逻辑值，乘数为依据每次中值定位之后存入
data_pre[n]的位宽，乘法运算之后的结果进行加法运算得到8位二进制数
。
[0018]进一步地，所述中值定位编码模块的具体编码过程，包括：
[0019]设置
data_keep
为最终二进制编码输出结果，链长
L
，位宽
[L
‑
1:0]，取第位为
data_keep
第八位，锁存第位数据；
[0020]进行第1次中值定位，判断
raw_data
第位是否为1，为1将存入
data_pre1
为0将存入
data_pre1data_pre1
为第1次中值比较保留站，位宽为原始温度计码链长一半；取
data_pre1
第位为
data_keep
第七位，锁存第位数据；
[0021]进行第2次中值定位，判断
data_pre1
第位是否为1，为1将存入
data_pre2
为0将存入
data_pre2data_pre2
为第2次中值比较保留站，位宽为第1次中值保留站一半；取
data_pre2
第位为
data_keep
第六位，锁存第位数据；
[0022]进行第3次中值定位，判断
data_pre2
第位是否为1，为1将存入
data_pre3
为0将存入
data_pre3data_pre3
为第3次中值比较保留站，位宽为第2次中值保留站一半；取
data_pre3
第位为
data_keep
第六位，锁存第位数据；
[0023]进行第4次中值定位，判断
data_pre3
第位是否为1，为1将存入
data_pre4
为0将存入
data_pre4
[0024]剩余的温度计码逐位相加，每一位作为独立的数，从最低位向最高位逐位相加，存入
data_keep
最低
4bit。
[0025]进一步地，中值定位的次数与链长呈相关性，关联公式如下：
[0026][0027]其中，
N
为中值定位次数，整数类型；
a
为常数，实数类型
。
[0028]进一步地，设置
FPGA
中可配置逻辑单元的
Carry4
结构布局，包括：单个
Carry4
结构有4个延迟链，延迟链通过手动添加至芯片任意位置，由于延迟链需要线性摆放，通过画一个框或者手动拖拽的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种基于
FPGA
的抽头延迟链型
TDC
，其特征在于，包括：脉冲发生器，被配置为在被测信号的触发下产生一个具有变化沿的脉冲输出；延迟链模块，被配置为设置所述
FPGA
中可配置逻辑单元的
Carry4
结构布局，使得对所述脉冲发生器输出的被测信号进行延时传输产生温度计码；延迟锁存模块，被配置为将所述温度计码进行锁存；中值定位编码模块，被配置为对锁存的温度计码进行中值定位处理，输出细时间帧；粗时钟模块，被配置为设置
TDC
粗时钟，产生被测信号的粗时间戳；触发计数模块，被配置为输出触发
Count
组合，获得触发计数；组帧模块，被配置根据细时间帧与粗时间戳得到时间帧，并与触发计数组合为完整的数据帧输出
。2.
根据权利要求1所述的基于
FPGA
的抽头延迟链型
TDC
，其特征在于，还包括时钟域隔离处理模块，被配置为将所述组帧模块输出的数据帧输入
fifo
进行存储和时钟域隔离，以划分
TDC
的高频率时钟域和外部传输结构的低频率时钟域，其中，
fifo
为先入先出的存储栈
。3.
根据权利要求1所述的基于
FPGA
的抽头延迟链型
TDC
，其特征在于，所述中值定位编码模块对每个二进制位的温度计码进行判断和编码，通过将二进制数列分成两半，并根据中间位置的值进行判断，确定编码的位置和形式
。4.
根据权利要求3所述的基于
FPGA
的抽头延迟链型
TDC
，其特征在于，所述中值定位编码模块确定编码的位置和形式的过程，包括：定位取值结束后高四位逐位乘法运算，被乘数为锁存的
1bit
逻辑值，乘数为依据每次中值定位之后存入
data_pre[n]
的位宽，乘法运算之后的结果进行加法运算得到8位二进制数
。5.
根据权利要求3或4所述的基于
FPGA
的抽头延迟链型
TDC
，其特征在于，所述中值定位编码模块的具体编码过程，包括：设置
data_keep
为最终二进制编码输出结果，链长

【专利技术属性】
技术研发人员：孔洁，王泽坤，颜俊伟，安一郎，佘乾顺，
申请(专利权)人：中国科学院近代物理研究所，
类型：发明
国别省市：