一种时间数字转换电路及时间数字转换方法技术

本发明专利技术公开了一种时间数字转换电路及时间数字转换方法，其中时间数字转换电路包括：信号生成器，用于接收输入信号并生成使能信号

【技术实现步骤摘要】
一种时间数字转换电路及时间数字转换方法


[0001]本专利技术涉及数模混合集成电路
，尤其涉及到一种时间数字转换电路及时间数字转换方法
。

技术介绍

[0002]高性能时间数字转换器
(Time
‑
to
‑
Digital Converters
，
TDC)
在所有模拟和数字锁相环
、
模拟数字转换器
(Analog
‑
to
‑
Digital Converters
，
ADC)、
飞行时间
(Time OfFlight
，
TOF)
测量
、
和仪器测量等应用领域中变得越来越重要
。
尤其是在激光雷达的飞行时间测量应用领域中，高性能时间数字转换器是必不可少的技术，随着激光雷达对测距精度要求的不断提高，对时间数字转换电路的精度要求达到了皮秒量级
。
但是，要同时满足低功耗
、
高线性度
、
精细分辨率
、
大动态范围和紧凑性的要求是很困难的
。
[0003]最传统的
TDC
使用反相器或缓冲延迟单元来量化时间，并且能够在
CMOS
技术中实现
15
‑
30ps
的分辨率，但是反相器或缓冲延迟单元存在最小的延迟极限，不能应用于更高性能的
TDC。
其后提出的采用游标结构的
TDC
存在单元不匹配的问题，基于缓冲延迟链或游标延迟链的
TDC
具有非常有限的动态范围，多种基于时间放大器的
TDC
存在检测范围有限和功耗高的问题，为了实现宽动态范围和高分辨率开发的基于游标环形差分延迟振荡器的
TDC
则译码复杂且功耗高
。
[0004]因此，提供一种能够在低功耗的情况下实现高分辨率和宽动态范围的时间数字转换器成为亟待解决的问题
。

技术实现思路

[0005]因此，为了解决现有技术中出现的上述问题，本申请提供了一种基于并联采样环振荡器和多触发器采样的
、
能够实现动态元件匹配进而能够在低功耗的情况下实现高分辨率和大动态范围的时间数据转换电路，以及与该时间数据转换电路对应的时间数据转换方法
。
[0006]根据第一方面，本专利技术提供了一种时间数字转换电路，包括：
[0007]信号生成器，用于接收第一输入信号和第二输入信号，并基于第一输入信号和第二输入信号生成使能信号，基于第二输入信号生成采样信号；且用于在接收到第二输入信号经过预设时间差后生成禁用信号；
[0008]环形差分延迟振荡器，用于在使能信号控制下启振生成差分延迟脉冲；环形差分延迟振荡器在禁用信号的控制下止振，并在下一次时间间隔量化开始时自禁用位置启振；
[0009]两个异步计数器，用于对差分延迟脉冲进行延迟单元计数，得到的第一计数结果；
[0010]多个数字延迟发生器，用于对采样信号进行延迟，生成多个第一延迟采样信号；多个第一延迟采样信号相对于采样信号的延迟量的以预设延迟差逐级递增；
[0011]多个第一触发器组，与多个数字延迟发生器对应设置，每个第一触发器组均用以在对应的第一延迟采样信号的触发下采集环形差分延迟振荡器的相位状态；
[0012]止振延迟器，用于延迟禁用信号，生成第二延迟采样信号；
[0013]第二触发器组，用于在第二延迟采样信号的触发下采集环形差分延迟振荡器的禁用时的相位状态；
[0014]相位解码器，用于根据多个第一触发器组采集的相位状态生成第二计数结果；还用于根据第二触发器采集的环形差分延迟振荡器的禁用时的相位状态生成下一次时间间隔量化的起始位置标记；
[0015]输出计算器，用以根据第一计算结果
、
第二计算结果和起始位置标记输出第一输入信号和第二输入信号之间的时间间隔量化结果
。
[0016]在可选的实施方式中，环形差分延迟振荡器包括：
[0017]多个依次连接的延时单元，一级延时单元的正输出端连接其后一级延迟单元的正输入端，负输出端连接其后一级延迟单元的负输入端；且最后一级延时单元的正输出端连接第一级延迟单元的负输入端，最后一级延时单元的负输出端连接第一级延迟单元的正输入端；延时单元包括差分延迟模块
、
控制模块和锁存模块，差分延迟模块与控制模块相连接，锁存模块和差分延迟模块相连接；控制模块用于接收使能信号和禁用信号，差分延迟模块用于在使能信号的控制下接收差分输入电压并生成差分输出电压，锁存模块用于锁存差分延迟模块的电平状态
。
[0018]在可选的实施方式中，环形差分延迟振荡器包括：
[0019]第一
PMOS
管和第一
NMOS
管，二者的源极分别连接驱动电源的高电平输出端和低电平输出端；
[0020]第二
PMOS
管和第二
NMOS
管，二者的栅极相互连接并接入第一差分输入电压，二者的漏极相互连接并连接至第一差分电压输出端，第二
PMOS
管的源极与第一
PMOS
管的漏极相连接，第二
NMOS
管的源极与第一
NMOS
管的漏极相连接；
[0021]第三
PMOS
管和第三
NMOS
管，二者的栅极相互连接并接入第二差分输入电压，二者的漏极相互连接并连接至第二差分电压输出端，第三
PMOS
管的源极与第一
PMOS
管的漏极相连接，第三
NMOS
管的源极与第一
NMOS
管的漏极相连接；
[0022]第四
PMOS
管和第四
NMOS
管，二者的源极分别连接驱动电源的高电平输出端和低电平输出端，二者的漏极相互连接并连接至第一差分电压输出端，二者的栅极相互连接并连接至第二差分电压输出端；
[0023]第五
PMOS
管和第五
NMOS
管，二者的源极分别连接驱动电源的高电平输出端和低电平输出端，二者的漏极相互连接并连接至第二差分电压输出端，二者的栅极相互连接并连接至第一差分电压输出端
。
[0024]在可选的实施方式中，第一触发器组和第二触发器组内的触发器均为基于感测放大器的
D
触发器
。
[0025]在可选的实施方式中，时间数字转换电路还包括：
[0026]数字延迟控制器，设置于相位解码器和数字延迟发生器之间，用于根据多个第一触发器组采集的相位状态调节多个数字延迟发生器的延迟，直至多个数字延迟发生器之间逐级递增的预设延迟差
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【技术保护点】

【技术特征摘要】
1.
一种时间数字转换电路，其特征在于，包括：信号生成器，用于接收第一输入信号和第二输入信号，并基于所述第一输入信号和所述第二输入信号生成使能信号，基于所述第二输入信号生成采样信号；且用于在接收到所述第二输入信号经过预设时间差后生成禁用信号；环形差分延迟振荡器，用于在所述使能信号控制下启振生成差分延迟脉冲；所述环形差分延迟振荡器在所述禁用信号的控制下止振，并在下一次时间间隔量化开始时自禁用位置启振；两个异步计数器，用于对所述差分延迟脉冲进行延迟单元计数，得到的第一计数结果；多个数字延迟发生器，用于对所述采样信号进行延迟，生成多个第一延迟采样信号；多个所述第一延迟采样信号相对于所述采样信号的延迟量的以预设延迟差逐级递增；多个第一触发器组，与多个所述数字延迟发生器对应设置，每个所述第一触发器组均用以在对应的所述第一延迟采样信号的触发下采集所述环形差分延迟振荡器的相位状态；止振延迟器，用于延迟所述禁用信号，生成第二延迟采样信号；第二触发器组，用于在所述第二延迟采样信号的触发下采集所述环形差分延迟振荡器的禁用时的相位状态；相位解码器，用于根据多个所述第一触发器组采集的相位状态生成第二计数结果；还用于根据所述第二触发器采集的所述环形差分延迟振荡器的禁用时的相位状态生成下一次时间间隔量化的起始位置标记；输出计算器，用以根据所述第一计算结果
、
所述第二计算结果和此次时间间隔量化的起始位置标记输出所述第一输入信号和第二输入信号之间的时间间隔量化结果
。2.
根据权利要求1所述的时间数字转换电路，其特征在于，所述环形差分延迟振荡器包括：多个依次连接的延时单元，一级延时单元的正输出端连接其后一级延迟单元的正输入端，负输出端连接其后一级延迟单元的负输入端；且最后一级延时单元的正输出端连接第一级延迟单元的负输入端，最后一级延时单元的负输出端连接第一级延迟单元的正输入端；所述延时单元包括差分延迟模块
、
控制模块和锁存模块，所述差分延迟模块与所述控制模块相连接，所述锁存模块和所述差分延迟模块相连接；所述控制模块用于接收所述使能信号和所述禁用信号，所述差分延迟模块用于在所述使能信号的控制下接收差分输入电压并生成差分输出电压，所述锁存模块用于锁存所述差分延迟模块的电平状态
。3.
根据权利要求2所述的时间数字转换电路，其特征在于，所述环形差分延迟振荡器包括：第一
PMOS
管和第一
NMOS
管，二者的源极分别连接驱动电源的高电平输出端和低电平输出端；第二
PMOS
管和第二
NMOS
管，二者的栅极相互连接并接入第一差分输入电压，二者的漏极相互连接并连接至第一差分电压输出端，所述第二
PMOS
管的源极与所述第一
PMOS
管的漏极相连接，所述第二
NMOS
管的源极与所述第一
NMOS
管的漏极相连接；第三
PMOS
管和第三
NMOS
管，二者的栅极相互连接并接入第二差分输入电压，二者的漏极相互连接并连接至第二差分电压输出端，所述第三
PMOS
管的源极与所述第一
PMOS
管的漏极相连接，所述第三
NMOS
管的源极与所述第一
NMOS
管的漏极相连接；...

【专利技术属性】
技术研发人员：孙锦，李晴，王文强，贾护军，宋子奇，
申请(专利权)人：西安电子科技大学芜湖研究院，
类型：发明
国别省市：