一种两步多相时钟时间数字转换器的校正电路及校正方法技术

本发明专利技术公开了一种两步多相时钟时间数字转换器的校正电路及校正方法，校正电路包括选择模块和校正模块；选择模块基于细量化信号翻转边沿所处的主时钟电平状态选择对应的正确时钟信号，选择模块将正确时钟信号输入校正模块；校正模块接收正确时钟信号进行校正并产生两组数字校准控制码，利用数字校准控制码对粗量化模块的粗量化计数值进行校正操作，校正操作包括：对粗量化计数值进行保持

【技术实现步骤摘要】
一种两步多相时钟时间数字转换器的校正电路及校正方法


[0001]本专利技术涉及时间数字转换
，尤其涉及一种两步多相时钟时间数字转换器的校正电路及校正方法
。

技术介绍

[0002]时间数字转换器
(time
‑
to
‑
digital converter
，
TDC)
是一种高精度的时间测量模块，时间信号通常通过时钟信号进行测量
。
两步多相时钟时间数字转换器是将测量时间信号
T
划分成两个不同步骤，通过两个粗细量化之间转换数据的衔接产生最后的数字信号
。
[0003]请参阅图1所示，
Z_CNT
信号表示到达粗量化模块的时间信号
T
，
Z_MOD
信号表示到达细量化模块的时间信号
T
，理想情况下
Z_CNT
的下降沿和
Z_MOD
的上升沿重合，
Z_C NT
的上升沿和
Z_MOD
的下降沿重合；将主时钟
CLK<0>
分成2Q
等份，
CLK<0
：2Q
‑1>
用于细量化模块，
CLK<2
Q
‑3>、CLK<2
Q
‑2>、CLK<3*2
Q
‑3>
和
CLK<2
Q
‑1>
表示滞后主时钟
CLK<0>45
°
、90
°
、135
°
和
180
°
的时钟信号
。
假设第一步粗量化
P bits
，第二步细量化
Q bit s
，粗细量化并行量化，粗量化计数以细量化所处时钟为准
。
[0004]对于两步多相时钟时间数字转换器结构而言，输入信号被送入粗量化单元进行测量，同时量化误差被送入细量化单元进行精细测量
。
两步多相时钟时间数字转换器通过主时钟
CLK<0>
对时间信号
T
计数实现粗量化，同时通过识别时间信号
T
翻转边沿处的
CLK<1:2
Q
‑
1>
的电平状态实现细量化
。
细量化的主要原理是利用不同
CLK
之间的相位差，将原有粗量化的分辨率
Tclk
变成
Tclk/2
Q
。
请参阅图2所示，在时间信号
T
翻转下降沿处，如果
CLK<1:2
Q
‑
1>
的电平为
<000
…
00>
，表示时间信号
T
翻转下降沿位于
CLK<0>
与
CLK<1>
之间，则细量化值0；如果
CLK<1:2
Q
‑
1>
的电平为
<100
…
00>
，表示现在时间信号
T
翻转下降沿位于
CLK<1>
与
CLK<2>
之间，则细量值为1；依次类推，如果
CLK<0:2
Q
‑
1>
的电平为
<000
…
01>
，表示现在时间信号
T
翻转下降沿位于
CLK<2
Q
>
与
CLK<0>
之间，则细量值为2Q
‑
1。
请参阅图3所示，
t1
为
Tstart
端的电平识别解码后的细量化值，
t2
为
Tstop
端电平识别解码后的细量化值，
N*Tclk
为粗量化计数值，即：
T
＝
N*TCLK+(Tclk
‑
t1)+(t2
‑
Tclk)
＝
N*TCLK
‑
t1+t2。
[0005]两步多相时钟时间数字转换器中，
D
触发器扮演着重要的角色，
D
触发器具有记忆功能且具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元
。D
触发器常用于两步多相时钟时间数字转换器粗量化模块中的计数器，并在时钟信号边沿触发状态下更新
。
但是当
D
触发器处于亚稳态时，其输出状态可能会出现不稳定或无法确定的情况
。
亚稳态是指
D
触发器无法在某个规定的时间段内达到可以确认的状态，一旦
D
触发器进入亚稳态，则既无法预测
D
触发器的输出电平，也无法预测什么时候稳定在某个确认的电平上
。
[0006]为了避免
D
触发器的亚稳态出现，现有技术中采用以下方法降低误码率：
(1)
在
D
触发器的输入端加入滤波电路，或者采用多级触发器来增加稳定性；
(2)
对粗细量化器数据同步校准解决误码问题
。
例如公开号为
CN114265301A
的专利文献公开了一种应用于两步式时间数字转换器中的数据同步校准方法，为了解决采用双计数机制工作的粗量化转换器面临
的如何对粗量化值和细量化值进行同步以得到最终时间数字转换器数据的问题，该专利文献提供了通过选择器选取细量化器的
N
相位驱动时钟中的任意一个相位时钟的上升沿对正沿计数的第一粗计数器和负沿计数的第二粗计数器的数据结果进行锁存得到一对锁存值；然后再通过比较器对两个锁存值进行比较，比较结果返回状态机，状态机根据比较结果确定当前粗量化器和细量化器数据是否完成同步；通过控制选择器来选择下一个相位的驱动时钟作为保持模块的锁存时钟和同步器的控制信号，直到比较器返回结果为1，完成校准
。
[0007]在时间信本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种两步多相时钟时间数字转换器的校正电路，其特征在于，包括选择模块和校正模块；所述选择模块基于细量化信号翻转边沿所处的主时钟电平状态选择对应的正确时钟信号，所述选择模块将所述正确时钟信号输入所述校正模块；所述校正模块接收所述正确时钟信号进行校正并产生两组数字校准控制码，以便于利用所述数字校准控制码对粗量化信号的粗量化计数值进行校正操作，其校正操作包括：保持
、
加一
、
加二
、
减一或减二
。2.
根据权利要求1的一种两步多相时钟时间数字转换器的校正电路，其特征在于，所述选择模块包括：双边沿
D
触发器
D0、
逻辑子模块
SUB1
和传输门开关子模块
SUB2
；所述双边沿
D
触发器
D0
基于信号
CLK<2
Q
‑1>
和所述细量化信号进行电平识别，所述细量化信号为信号
Z_MOD
；所述信号
Z_MOD
输入所述双边沿
D
触发器
D0
的时钟端，所述信号
CLK<2
Q
‑1>
输入所述双边沿
D
触发器
D0
的数据端，所述双边沿
D
触发器
D0
的
Q
端输出信号
J
并通过
Q
端输出信号
J_INV
，所述信号
CLK<2
Q
‑1>
滞后主时钟
180
°
；所述逻辑子模块
SUB1
基于所述细量化信号产生信号
SE1、
信号
SE2、
信号
A
和信号
A_INV
；所述传输门开关子模块
SUB2
基于所述信号
CLK<2
Q
‑1>、
所述信号
J、
所述信号
J_INV、
所述信号
A
和所述信号
A_INV
选择正确时钟信号输入所述校正模块
。3.
根据权利要求2的一种两步多相时钟时间数字转换器的校正电路，其特征在于，所述逻辑子模块
SUB1
包括：延时反相器
I00、
普通反相器
I0、
与门
G1、
与门
G2、
同或门
G3
和普通反相器
I1
；所述延时反相器
I00
的输入端和所述同或门
G3
的第二个输入端连接所述信号
Z_MOD
，所述信号
Z_MOD
通过所述延时反相器
I00
反相处理后产生信号
Z_MOD_DELAY
，所述信号
Z_MOD_DELAY
连接所述同或门
G3
的第一个输入端，所述同或门
G3
输出信号
A
并连接所述普通反相器
I1
产生信号
A_INV
，所述信号
A
和所述信号
A_INV
连接所述传输门开关子模块
SUB2
；所述普通反相器
I0
的输入端和所述与门
G2
的第二个输入端连接所述信号
Z_MOD
，所述信号
Z_MOD
通过所述普通反相器
I0
反相处理产生信号
Z_MOD_INV
后连接所述与门
G1
的第二个输入端，所述与门
G1
的第一个输入端和所述与门
G2
的第一个输入端连接所述同或门
G3
的输出信号
A
，所述与门
G1
和所述与门
G2
对应输出置位信号
SE1、
置位信号
SE2
，所述置位信号
SE1
和所述置位信号
SE2
连接所述校正模块
。4.
根据权利要求2的一种两步多相时钟时间数字转换器的校正电路，其特征在于，所述传输门开关子模块
SUB2
包括第一级传输门开关
S11、
第一级传输门开关
S12、
普通反相器
I2、
第二级传输门开关
S21
和第二级传输门开关
S22
；所述第一级传输门开关
S11
的输入端和所述第一级传输门开关
S12
的输入端均连接所述信号
CLK<2
Q
‑2>
，所述信号
J
和所述信号
J_INV
作为所述第一级传输门开关
S11
和所述第一级传输门开关
S12
的开关控制信号；所述信号
CLK<2
Q
‑2>
滞后主时钟
90
°
；所述第一级传输门开关
S12
的输出端连接所述普通反相器
I2
的输入端，所述第一级传输门开关
S11
和所述普通反相器
I2
的公共端连接信号
B
，所述信号
B
连接所述第二级传输门开关
S21
的输入端；所述逻辑子模块
SUB1
输出的信号
A
和信号
A_INV
作为所述第二级传输门开关
S21
和所述第二级传输门开关
S22
的开关控制信号，所述第二级传输门开关
S22
的输入端连接恒定高电
平信号；所述第二级传输门开关
S21
和所述第二级传输门开关
S22
的公共端连接信号
C
，所述信号
C
为细量化信号边沿处电平对应的正确时钟信号，所述信号
C
输入所述校正模块
。5.
根据权利要求1的一种两步多相时钟时间数字转换器的校正电路，其特征在于，所述校正模块包括：第一触发子模块
TRI1、
脉冲子模块
SUB3
和第二触发子模块
TRI2
；所述第一触发子模块
TRI1
基于所述细量化信号
、
所述粗量化信号
、
主时钟信号和所述正确时钟信号产生数字校准控制码
Mstart<1>
和数字校准控制码
Mstop<1>
，所述第一触发子模块
TRI1
基于细量化信号产生细量化时钟同步信号
Z_MOD_DTRI
，所述第一触发子模块
TRI1
基于粗量化信号产生粗量化时钟同步信号
Z_CNT_DTR
；所述脉冲子模块
SUB3
基于所述细量化时钟同步信号
Z_MOD_DTRI、
所述粗量化时钟同步信号
Z_CNT_DTR、
滞后主时钟
45
°
的时钟信号
CLK<2
Q
‑3>
和滞后主时钟
135
°
的时钟信号
CLK<3*2
Q
‑3>
产生脉冲信号
L
；所述第二触发子模块
TRI2
基于所述脉冲信号
L、
所述选择模块的双边沿
D
触发器
D0
输出的信号
J、
所述选择模块的逻辑子模块
SUB1
输出的置位信号
SE1
和置位信号
SE2
产生两个所述数字校准控制码，两个所述数字校准控制码分别为数字校准控制码
Mstart<0>
和数字校准控制码
Mstop<0>。6.
根据权利要求5的一种两步多相时钟时间数字转换器的校正电路，其特征在于，所述第一触发子模块
TRI1
包括上升沿
D
触发器
D1、
上升沿
D
触发器
D2、
双边沿
D
触发器
D3
和保持模块
L1
；所述上升沿触发器
D1
的数据端接入所述细量化信号，时钟端接入所述选择模块输出的信号
C
，以使所述细量化信号与所述信号
C
进行时钟同步产生细量化时钟同步信号
Z_MOD_DTRI
，所述信号
C
为细量化信号边沿所处主时钟电平对应的正确时钟信号；所述上升沿触发器
D2
的数据端接入所述...

【专利技术属性】
技术研发人员：李娅妮，徐玉，刘戈扬，刘帘曦，
申请(专利权)人：西安电子科技大学重庆集成电路创新研究院，
类型：发明
国别省市：