半导体器件及扫描测试方法技术

本公开涉及半导体器件及扫描测试方法。在扫描测试期间，减小在移位操作中瞬间出现的峰值功率。本发明专利技术的半导体器件具有用于分配相移时钟的时钟操作单元，ATE时钟信号(ATE_Clk)的相位通过在扫描测试扫描链中设置的外部控制以若干变化被移位。以若干变化被移位。以若干变化被移位。

【技术实现步骤摘要】
半导体器件及扫描测试方法


[0001]本公开涉及半导体领域，具体地，涉及一种半导体器件以及半导体器件中的扫描测试方法。

技术介绍

[0002]近年来，在已经高度集成、大规模和高速化的LSI设计中，从降低规范保证和测试(测试)所需要的成本的角度来看，应用扫描测试(尤其是高速扫描测试)已经变得不可或缺，扫描测试是半导体集成电路的测试方法中的一种。
[0003]然而，在扫描测试中，与功能操作(在正常操作中)相比，消耗非常大的功率。因此，需要降低扫描测试期间的功耗，并且峰值功率的影响和降低功耗的重要性也在迅速增加。
[0004]下面列出了公开的技术。
[0005][专利文献1]日本未审查专利申请公开号2012
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185127
[0006][非专利文献1]Ran Wang等人的“A Programmable Method for Low
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Power Scan Shift in SoC Integrated Circuits”，2016年4月的第34届超大规模集成电路测试研讨会论文集。
[0007][非专利文献2]Takaki Yoshida、Masafumi Watari的“MD
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scan method for low power scan testing”2002年11月的第11届亚洲测试研讨会论文集第80
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85页。
[0008]例如，专利文献1旨在降低在扫描测试中的捕获模式期间的峰值功率。针对包括扫描链和组合电路的多个电路块，它们之间没有数据路径依赖性，每个块被分配有时钟选择逻辑。时钟选择逻辑可以在内部PLL时钟与由附加扫描时钟控制逻辑生成的特定扫描时钟之间切换。扫描时钟控制逻辑可以在扫描测试中的移位模式期间为所有块生成以相同定时切换的移位时钟，并且在扫描测试中的捕获模式期间为所有块生成以不同定时切换的捕获时钟。在专利文献1中，由扫描时钟控制逻辑生成的所有时钟被称为块扫描时钟。
[0009]此外，非专利文献1公开了一种用于在SoC(片上系统)设计中、在扫描测试中的移位模式期间降低峰值功率的方法。如图12所示，SoC产品的每个块具有移位交错电路，该移位交错电路将从半导体测试设备(ATE：自动测试设备)提供的移位时钟的相位以若干变化移位。移位交错电路的相移功能的开/关由使能信号(enableStagger)控制，并且此外，相移时钟的若干变化中只有一个被选择信号(Stagger_Sel)选择作为输出时钟。所选择的输出时钟(StagClkOut)被馈送到块中的所有扫描链。因此，通过移位每个扫描链的时钟定时，可以避免瞬间高功耗。
[0010]在非专利文献1中，SoC设计中的所有块被划分为相邻(共享电源)和非相邻(不共享电源)块。通过向所有相邻块分配不同相移时钟，可以减少由所有块的同时移位引起的峰值移位功率。
[0011]在非专利文献2中，为了减小扫描测试的移位模式下的电源电压降，提出了MD
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SCAN(多占空比扫描)技术。

技术实现思路

[0012]非专利文献1中公开的现有技术可以防止SoC产品中的所有相邻块使用相同相移时钟，但是在一组仅包含一个块的情况下，测试仍然可能失败，并且仅测试该块所引起的峰值功耗仍然跨越临界线。
[0013]其他问题和新颖特征将在本说明书的描述和附图中进行说明。
[0014]根据一个实施例，一种半导体器件配备有时钟操作器电路，该时钟操作器电路可以将ATE时钟信号(ATE_Clk)的相位移位成若干不同变化，并且基于外部控制信号将相移的时钟分配到扫描链扫描测试。
[0015]根据一个实施例，一种半导体器件可以减少扫描测试期间的峰值移位功率，减少误宰并且提高产率。
附图说明
[0016]图1是根据第一实施例的半导体器件的配置图；
[0017]图2是示出时钟操作单元的配置的框图；
[0018]图3是示出时钟控制单元的配置的框图；
[0019]图4是时钟控制单元中的多路复用器控制的真值表；
[0020]图5是示出时钟选择单元的配置的框图；
[0021]图6是时钟选择单元中的多路复用器控制的真值表；
[0022]图7是可测试性设计(DFT)设计流程中的设计流程图；
[0023]图8是时钟操作单元的设计流程图；
[0024]图9是根据第二实施例的半导体器件的配置图；
[0025]图10A是根据第三实施例的半导体器件的配置图；
[0026]图10B是根据第三实施例的半导体器件中的峰值电压降的曲线图；
[0027]图11A是根据第三实施例的半导体器件的配置图；
[0028]图11B是根据第三实施例的半导体器件中的峰值电压降的曲线图；以及
[0029]图12是用于说明根据现有技术(非专利文献1)的操作的图。
具体实施方式
[0030]在下文中，将通过参考附图详细描述根据实施例的半导体器件。在说明书和附图中，相同或对应的形式元素由相同的附图标记表示，并且省略对其的重复描述。在附图中，为了便于描述，可以省略或简化配置。此外，实施例中的至少一些可以任意地彼此组合。
[0031](第一实施例)
[0032]图1是示出根据第一实施例的半导体器件的配置的框图。
[0033]在第一实施例中，作为半导体器件的示例，将描述微型计算机1。作为半导体器件的微型计算机1(例如，诸如单晶硅等半导体衬底(半导体芯片))使用已知CMOS制造工艺来形成。微型计算机1包括多个扫描链S1、S2、S3、S4和时钟操作器11，时钟操作器11用于对从测试器(未示出)提供的ATE时钟信号14(ATE_Clk)的相位进行移位并且将信号分配给扫描链。
[0034]图2是示出时钟操作器11的配置的框图。时钟操作器11包括移位时钟占空比移位
器111和移位时钟选择器112，移位时钟占空比移位器111用于将所提供的ATE时钟信号14(ATE_Clk)的相位以若干变化移位，移位时钟选择器112用于根据由外部控制信号指定的顺序将相移的时钟信号分配到每个扫描链。
[0035]移位时钟占空比移位器111由移位控制信号13(ShifterEN)控制，如果移位控制信号13(ShifterEN)为ON，则所提供的ATE时钟信号14(ATE_Clk)的相位将被移位。另一方面，当移位控制信号13(ShifterEN)为OFF时，其输出ATE时钟信号14(ATE_Clk)而不改变其相位。
[0036]移位时钟选择器112由时钟排序信号12(Clk_Sort[x:0])控制，并且按定义的顺序选择输入的ATE时钟信号14(ATE_Clk)，并且将其输出到每个扫描链的时钟端口。这里，x的值由相移时钟的数目c(c>1)和扫描链的数目s确定；更具体地，
[0037](移位时钟占空比移位器的操作)
[0038]图3是示出本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：多个电路块，用以在扫描测试期间形成扫描链；以及时钟操作器，用于在所述扫描测试期间向所述扫描链提供时钟，其中所述时钟操作器基于用于对从测试器提供的时钟信号的相位进行移位的移位控制信号和用于设置所述时钟信号的输出定时的时钟排序信号的组合，来在所述扫描测试期间对从测试器提供的所述时钟信号进行移位，并且将移位时钟信号输出到所述扫描链的端口。2.根据权利要求1所述的半导体器件，所述时钟操作器还包括：时钟控制单元，用于输入所述时钟信号和所述移位控制信号，并且输出通过用所述移位控制信号对所述时钟信号进行移位而获取的移位信号，以及时钟选择单元，用于在通过所述时钟排序信号设置的定时处输出所述移位信号。3.根据权利要求2所述的半导体器件，所述时钟控制单元包括：第一多路复用器至第四多路复用器，用于输入通过以预定定时延迟所述时钟信号而获取的延迟时钟信号，其中所述第一多路复用器至所述第四多路复用器中的每个多路复用器根据所述移位控制信号，输出所述时钟信号或所述延迟时钟信号作为第一移位时钟信号至第四移位时钟信号。4.根据权利要求3所述的半导体器件，当所述移位控制信号为0时，所述第一多路复用器至所述第四多路复用器中的每个多路复用器输出所述时钟信号作为所述第一移位时钟信号至所述第四移位时钟信号，当所述移位控制信号为1时，所述第一多路复用器至所述第四多路复用器中的每个多路复用器输出所述延迟时钟信号作为所述第一移位时钟信号至所述第四移位时钟信号。5.根据权利要求3所述的半导体器件，其中所述第一多路复用器至所述第四多路复用器中的每个多路复用器输入具有不同定时延迟的所述延迟时钟信号。6.根据权利要求3所述的半导体器件，所述时钟选择单元具有第五多路复用器至第八多路复用器，用于输入所述第一移位时钟信号至所述第四移位时钟信号和所述时钟排序信号，其中所述第五多路复用器至所述第八多路复用器中的每个多路复用器根据所述时钟排序信号，来输出所述第一移位时钟信号至所述第四移位时钟信号中的一个移位时钟信号。7.根据权利要求4所述的半导体器件，其中在所述多个电路块中形成的所述扫描链被分组，针对属于每个组的每个扫描链，输入所述第一移位时钟信号至所述第四移位时钟信号中的一个移位时钟信号。8.一种半导体器件，包括：多个时钟域，其中所述多个时钟域中的每个时钟域具有多个电路块以在扫描测试期间形成扫描链，
时钟操作器，用于在所述扫描测试期间向所述扫描链提供时钟，其中所述时钟操作器基于用于对从测试器提供的时钟信号的相位进行移位的移位控制信号和用于设置所述时钟信号的输出定时的时钟排序信号的组合，来在所述扫描测试期间对所述时钟信号进行移位，并且将移位时钟信号输出到所述扫描链的端口，其中在所述多个时钟...

【专利技术属性】
技术研发人员：章御聪，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：