优化的制造技术

本实用新型专利技术公开了一种优化的

【技术实现步骤摘要】
优化的SiC MOSFET器件


[0001]本技术属于半导体
，具体涉及一种优化的
SiC MOSFET
器件
。

技术介绍

[0002]SiC MOSFET
器件由于
GOX
高电场强度一直面临可靠性问题，需要通过设计优化改善
GOX
可靠性才能满足器件应用要求
。
同时此结构还可以优化器件的开关速度及开关损耗，使器件可以在更高的开关频率下工作
。
[0003]如图1所示，现有
SiC MOSFET
器件结构包括外延层
(Epi)101、
外延层中沟槽
(Trench)102、
多晶硅
(Poly)103、
栅极氧化物
(GOX)104、P
型掺杂区
(P
‑
body)105、N
型掺杂区
(N+)106、
连接注入区
(P+)107、
介质隔离层
(ILD)108、
金属电极
(AlCu)109
等部分
。
并且在沟槽底部设置
P
型掺杂区
110
，用于保护
GOX
免遭击穿
。
然而其可靠性及性能仍有待提升
。

技术实现思路

[0004]本技术针对现有的
SiC MOSFET
器件因
GOX
高电场强度而可靠性及性能不足的技术问题，本技术的一方面在于提供一种优化的
SiC MOSFET
器件
。
[0005]本技术所述
SiC MOSFET
器件包括：
[0006]一外延层；
[0007]一厚
P
型体区，位于所述外延层上；
[0008]一栅极沟槽，形成在所述厚
P
型体区内，所述栅极沟槽的底部与所述外延层之间具有耗尽层
。
[0009]可选的是，所述耗尽层为
N
型掺杂耗尽层
。
[0010]可选的是，所述栅极沟槽内包括：
[0011]栅极多晶硅，位于所述栅极沟槽内；
[0012]栅极氧化物，位于所述栅极多晶硅与所述栅极沟槽的侧壁之间
。
[0013]可选的是，所述
SiC MOSFET
器件还包括：
[0014]P
型掺杂区，位于所述
P
型体区上；
[0015]N
型掺杂区，位于所述
P
型体区上，且介于所述
P
型掺杂区与所述栅极沟槽之间
。
[0016]可选的是，所述栅极沟槽的宽度：所述耗尽层的高度为
1:0.7
～
0.9
，优选
1:0.9。
[0017]可选的是，所述厚
P
型体区与所述
P
型掺杂区的高度之和等于所述栅极沟槽高度与所述耗尽层的高度之和
。
[0018]可选的是，所述耗尽层的深度：所述栅极沟槽的宽度为
0.7
～
0.9
：1，优选为
0.8
：
1。
[0019]可选的是，所述厚
P
型体区的高度为所述栅极沟槽的高度的
0.8
～
1.2
倍，优选
0.9
～
1.1
倍，更优选1倍
。
[0020]可选的是，所述
P
型掺杂区的高度等于所述
N
型掺杂区的高度，为所述耗尽层的高度的
0.8
～
1.2
倍，优选
0.9
～
1.1
倍，更优选1倍
。
[0021]可选的是，所述
SiC MOSFET
器件包括：介质隔离层，覆盖所述栅极沟槽之上
。
[0022]可选的是，所述介质隔离层的两端延伸覆盖至所述
N
型掺杂区上
。
[0023]可选的是，所述
SiC MOSFET
器件包括：金属电极层，覆盖在所述
P
型掺杂区
、
部分所述
N
型掺杂区以及所述介质隔离层上
。
[0024]本技术的积极进步效果在于：本技术的
SiC MOSFET
器件将
P
‑
Body
体区延伸至栅极沟槽的下部，
P
‑
Body
体区在栅极沟槽下方形成
N
型掺杂的耗尽层来进行承压，降低栅极沟槽转角处的栅极氧化物
GOX
处的电场强度
EGOX
，改善器件可靠性
。
本技术的
SiC MOSFET
器件增加
N
型掺杂的耗尽层延伸至栅极沟槽的底部，
N
型掺杂的耗尽层可以降低界面处由于耗尽层增加的
Rdson
，并大幅降低
Crss
，拥有更好动态特性的同时抑制
Rdson
的上升
。
本技术优化了
SiC MOSFET GOX
的可靠性，并优化器件的动态特性，抑制新结构带来
Rdson
上升的副作用的幅度
。
附图说明
[0025]图1为现有技术的器件的一种断面结构图；
[0026]图2为本技术器件的一种断面结构图；
[0027]图3为本技术器件的一种工艺流程图；
[0028]图
4A
为本技术器件的耗尽层
206
的深度
T
BM
对
GOX
处的电场强度影响；
[0029]图
4B
为本技术器件的栅极沟槽
205
的临界最大开口宽度
W
CD
对
GOX
处的电场强度影响；
[0030]图
5A
为本技术的器件与现有技术中的器件对
Crss
影响效果图；
[0031]图
5B
为本技术的器件与现有技术中的器件对
QG
影响效果图
。
具体实施方式
[0032]以下通过特定的具体实例说明本技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本技术的其他优点与功效
。
本技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种优化的
SiC MOSFET
器件，其特征在于所述
SiC MOSFET
器件包括：一外延层；一厚
P
型体区，位于所述外延层上；一栅极沟槽，形成在所述厚
P
型体区内，所述栅极沟槽的底部与所述外延层之间具有耗尽层
。2.
如权利要求1所述的优化的
SiC MOSFET
器件，其特征在于所述耗尽层为
N
型掺杂耗尽层
。3.
如权利要求1所述的优化的
SiC MOSFET
器件，其特征在于所述栅极沟槽内包括：栅极多晶硅，位于所述栅极沟槽内；栅极氧化物，位于所述栅极多晶硅与所述栅极沟槽的侧壁之间
。4.
如权利要求1所述的优化的
SiC MOSFET
器件，其特征在于所述
SiC MOSFET
器件还包括：
P
型掺杂区，位于所述
P
型体区上；
N
型掺杂区，位于所述
P
型体区上，且介于所述
P
型掺杂区与所述栅极沟槽之间
。5.
如权利要求1所述的优化的
SiC MOSFET
器件，其特征在于所述栅极沟槽的宽度：所述耗尽层的高度为
1:0.7
～
0.9。6.
如权利要求1所述的优化的
SiC MOSFET
器件，其特征在于所述栅极沟槽的宽度：所述耗尽层的高度为
1:0.8。7.
如权利要求1或2所述的优化的
SiC MOSFET
器件，其特征在于所述耗尽层的深度：所述栅极沟槽的宽度为
0.7
～
0.9
：
1。8.
如权利要求7所述的优化的
SiC MOSFET
器件，其特征在于所述耗尽层的深度：所述栅极沟槽的宽度为
0.8
：
1。9.
如权利要求4所述的优化的
SiC MOSFET
器件，其特征在于所述厚
P
型体区与所述
P
型掺杂区的高度之和等于所述栅极沟槽高度与所述耗尽层的高度之和
。10.
如权利要求9所述的优化的
SiC MOSFET
器件，其特征在于所述厚
P
型体区的高度为所述栅极沟槽的高度的
0.8<...

【专利技术属性】
技术研发人员：覃源，高盼盼，
申请(专利权)人：合肥矽普半导体科技有限公司，
类型：新型
国别省市：