存储器制造技术

本申请实施例公开了一种存储器

【技术实现步骤摘要】
存储器、片上系统、终端及数据读写方法


[0001]本申请实施例涉及存储
，特别涉及一种存储器
、
片上系统
、
终端及数据读写方法
。

技术介绍

[0002]随着终端功能的不断丰富，终端对内存的要求也越来越高
。
比如，终端的处理器在运行人工智能
(Artificial Intelligence
，
AI)
算法时，对内存的数据读写带宽的要求较高
。
[0003]多通道
(channel)
作为一种提高内存读写带宽的技术，被广泛应用于终端中
。

技术实现思路

[0004]本申请实施例提供了一种存储器
、
片上系统
、
终端及数据读写方法
。
所述技术方案如下：
[0005]一方面，本申请实施例提供了一种存储器，所述存储器包括：
n
个存储元件，
n
个所述存储元件被封装成存储颗粒；
[0006]n
个所述存储元件对应
n
条内存通道，
n
大于4；
[0007]n
个所述存储元件分别具备目标总线，所述目标总线包括地址控制总线和数据总线
。
[0008]另一方面，本申请实施例提供了一种片上系统，所述片上系统包括：主设备
、
存储控制器以及存储器；
[0009]所述主设备通过主总线与所述存储控制器相连；
[0010]所述存储控制器通过物理层接口与所述存储器相连；
[0011]所述存储器包括如上述方面所述的存储器
。
[0012]另一方面，本申请实施例提供了一种终端，所述终端中设置有如上述方面所述的存储器
。
[0013]另一方面，本申请实施例提供了一种数据读写方法，所述方法用于上述方面所述的存储器，所述方法包括：
[0014]通过目标内存通道对应的目标总线接收数据读写指令，所述存储器包括
n
个存储元件，
n
个所述存储元件对应
n
条内存通道，
n
个所述存储元件分别具备所述目标总线，所述目标总线包括地址控制总线和数据总线，
n
大于4；
[0015]基于所述数据读写指令，对所述目标内存通道对应的存储元件进行数据读写操作
。
[0016]本申请实施例提供了一种支持4条以上内存通道的存储器，且该存储器中各个存储元件分别具备目标总线，即存储器采用并发设计方式，使存储元件通过各自的目标总线与存储控器相连，从而提高了存储器各个存储元件之间的并行度，进而提高了存储器的读写性能；并且，由于内存通道数量增加，因此存储器具备使能更高容量的能力
。
[0017]本申请实施例提供的存储器与支持4条以上内存通道的存储控制器适配后，有助于提高内存读写带宽，进而提高与存储控制器相连的上游主设备的性能，以此实现对更多并发应用场景的支持
。
附图说明
[0018]图1示出了本申请一个示例性实施例示出的存储器的结构示意图；
[0019]图2是本申请一个示例性实施例示出的8内存通道存储器的结构示意图；
[0020]图3是本申请一个示例性实施例示出的状态机的状态转移示意图；
[0021]图4是本申请一个示例性实施例示出的具备两条复位总线的存储器的结构示意图；
[0022]图5是本申请一个示例性实施例示出的存储器中存储区域的划分示意图；
[0023]图6是本申请一个示例性实施例示出的功耗模式下内存通道的状态示意图；
[0024]图7是本申请一个示例性实施例示出的性能模式下内存通道的状态示意图；
[0025]图8是本申请一个实施例示出的具备八条复位总线的存储器的结构示意图；
[0026]图9是本申请一个示例性实施例示出的8内存通道存储中各个内存通道的状态示意图；
[0027]图
10
示出了本申请一个示例性实施例示出的数据读写方法的方法流程图；
[0028]图
11
示出了本申请一个示例性实施例示出的片上系统的结构示意图
。
具体实施方式
[0029]为使本申请的目的
、
技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述
。
[0030]在本文中提及的“多个”是指两个或两个以上
。“和
/
或”，描述关联对象的关联关系，表示可以存在三种关系，例如，
A
和
/
或
B
，可以表示：单独存在
A
，同时存在
A
和
B
，单独存在
B
这三种情况
。
字符“/”一般表示前后关联对象是一种“或”的关系
。
[0031]相关技术中，由于内存通道技术最高支持4内存通道，因此存储器被设计为最高支持4条内存通道
。
在4内存通道方案下，通常采用片选
(ChipSelect
，
CS)
技术来进一步提高存储器的容量
(density)。
[0032]在一种可能的设计中，对于支持4条内存通道的存储器，该存储器中设置有8个存储元件，8个存储元件对应4条内存通道，即每条内存通道分别对应2个存储元件
。
数据读写过程中，基于片选信号从同一内存通道对应的2个存储元件中选取目标存储元件，进而对该目标存储元件进行数据读写
。
[0033]采用片选技术后，由于同一内存通道对应多个存储元件，因此多个存储元件之间将会进行总线复用，从而通过复用总线与外部存储控制器进行交互，其中，复用总线可以包括数据总线和地址控制总线
。
然而，总线复用会导致数据或者控制指令串行传输，影响存储器的性能
。
[0034]本申请实施例中，设计了一种支持
n
条
(n
＞
4)
内存通道的存储器，该存储器中的
n
个存储元件分别对应
n
条内存通道，在不增加片选的前提下，提高了存储器的容量，并提供了使能更高容量的能力
。
[0035]并且，存储器采用并发设计方式，使存储元件通过各自的目标总线与存储控制器相连，从而提高了存储器中各个存储元件之间的并行度，进而提高了存储器的读写性能
。
下面通过示意性的实施例对存储器的结构以及工作原理进行说明
。
[0036]请参考图1，其示出了本申请一个示例性实施例示出的存储器的结构示意图
。
[0037]存储器
100
包括
n
个本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种存储器，其特征在于，所述存储器包括：
n
个存储元件，
n
个所述存储元件被封装成存储颗粒；
n
个所述存储元件对应
n
条内存通道，
n
大于4；
n
个所述存储元件分别具备目标总线，所述目标总线包括地址控制总线和数据总线
。2.
根据权利要求1所述的存储器，其特征在于，所述目标总线包括数据队列总线
、
读数据选通总线
、
直接媒体接口总线
、
字时钟总线
、
命令
/
地址总线和时钟总线中的至少一种
。3.
根据权利要求1所述的存储器，其特征在于，所述存储器具备一条复位总线；所述复位总线用于控制
n
个所述存储元件进入复位状态
。4.
根据权利要求1所述的存储器，其特征在于，所述存储器具备至少两条复位总线；不同复位总线用于控制不同存储元件进入复位状态
。5.
根据权利要求4所述的存储器，其特征在于，
n
个所述存储元件中的至少两个存储元件对应同一条复位总线；所述至少两个存储元件在同一条所述复位总线的控制下进入复位状态
。6.
根据权利要求5所述的存储器，其特征在于，
n
个所述存储元件被划分为至少两个存储区域；同一存储区域内的所述存储元件在同一条复位总线的控制下进入复位状态
。7.
根据权利要求6所述的存储器，其特征在于，所述至少两个存储区域中的第一存储区域被配置为在系统启动过程中启动
。8.
根据权利要求6所述的存储器，其特征在于，所述至少两个存储区域中的第二存储区域被配置为在进入性能模式的情况下由复位状态切换为工作状态，以及在退出所述性能模式的情况下由工作状态切换为复位状态
。9.
根据权利要求4所述的存储器，其特征在于，所述存储器具备
n
...

【专利技术属性】
技术研发人员：刘卓睿，
申请(专利权)人：哲库科技上海有限公司，
类型：发明
国别省市：