半导体的制备方法技术

本申请涉及半导体技术领域，公开了一种半导体的制备方法，包括：提供一衬底，在所述衬底上形成栅极沟槽；提供一氧化介质层，其形成在所述栅极沟槽内；形成目标电极在所述栅极沟槽内，所述目标电极包括同步形成的第一栅电极以及第二栅电极；形成目标功函数层，所述目标功函数层包括第一功函数层和由所述第一功函数层改性的第二功函数层，所述第一功函数层与所述第一栅电极重叠，所述第二功函数层与所述第二栅电极重叠，所述目标功函数层位于所述氧化介质层与所述目标电极之间

【技术实现步骤摘要】
半导体的制备方法


[0001]本申请涉及半导体
，具体涉及一种半导体的制备方法
。

技术介绍

[0002]在半导体制造工艺中，具有双功函数层
(Dual work
‑
function)
的埋线
(BWL)
半导体器件通常需要对栅电极或者功函数层进行二次或者多次的蚀刻作业，致使栅电极或者功函数层的外貌或特性不易控制，这种情况需要改变
。

技术实现思路

[0003]鉴于此，本申请提供一种半导体的制备方法，以优化刻蚀次数，提高对函数层的形貌控制
。
[0004]为实现以上目的，本专利技术提供了一种半导体的制备方法，其中：
[0005]提供一衬底，在所述衬底上形成栅极沟槽；
[0006]提供一氧化介质层，其形成在所述栅极沟槽内；
[0007]形成目标电极在所述栅极沟槽内，所述目标电包括同步形成的第一栅电极以及第二栅电极；
[0008]形成目标功函数层，所述目标功函数层包括第一功函数层和由所述第一功函数层改性的第二功函数层，所述第一功函数层与所述第一栅电极重叠，所述第二功函数层与所述第二栅电极重叠，所述目标功函数层位于所述氧化介质层与所述目标电极之间
。
[0009]可选的，形成所述第一功函数层，所述第二功函数层具体包括：沉积功函数材料层在所述氧化介质层的内表面；基于所述功函数材料层，沉积牺牲层填充在所述栅极沟槽内；回刻所述牺牲层，且暴露出部分的所述目标功函数层，所述目标功函数层与回刻后的所述牺牲层重叠的部分形成所述第一功函数层；改性处理所述暴露出部分的所述目标功函数层，得到所述第二功函数层；刻蚀剩余在所述栅极沟槽内的所述牺牲层，暴露出所述第一功函数层
。
[0010]可选的，所述改性处理包括氮化处理，和
/
或氧化处理
。
[0011]可选的，采用所述氮化处理时，所述第一功函数层的形成材料包括
TiN
；采用所述氧化处理时，所述第一功函数层的形成材料包括
Ti
，
Ta
，
W
以及
TiSi
中的任意一种
。
[0012]可选的，所述形成目标电极在所述栅极沟槽内，具体包括：沉积电极材料层在所述栅极沟槽内，且所述电极材料层至少覆盖所述第一功函数层
、
所述第二功函数层以及所述栅极沟槽的顶面；同时刻蚀所述电极材料层以及所述第二功函数层
。
[0013]可选的，所述形成目标电极在所述栅极沟槽内之后，在所述栅极沟槽内沉积绝缘隔离层，所述绝缘隔离层覆盖所述第二栅电极以及所述第二功函数层
。
[0014]可选的，所述第一栅电极在所述栅极沟槽内具有设定高度，所述第二栅电极在所述栅极沟槽内具有目标高度，所述设定高度与所述目标高度之和小于所述栅极沟槽的槽体深度
。
[0015]可选的，所述栅极沟槽位于所述衬底的有源区和
/
或器件隔离区
。
[0016]可选的，所述第二功函数层低于所述栅极沟槽的顶面
。
[0017]可选的，所述第一功函数层的功函数值大于所述第二功函数层的功函数值
。
[0018]可选的，所述第一功函数层的功函数值与所述第二功函数层的功函数值不同
。
[0019]可选的，所述第一栅电极以及所述第二栅电极的形成材料包括金属钨
。
[0020]综上所述，在本申请公开的半导体的制备方法中，目标电极形成在衬底的栅极沟槽内，目标功函数层位于氧化介质层与目标电极之间，其中，目标电极的第一栅电极以及第二栅电极为同步形成，目标功函数层的第二功函数层由其第一功函数层改性形成，且第一功函数层与第一栅电极重叠，第二功函数层与第二栅电极重叠，即通过上述设置，优化了各函数层以及栅电极在形成过程中的刻蚀次数，实现了对各函数层的形貌控制，进而稳定了器件特性，提高了器件形成效率
。
附图说明
[0021]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图
。
[0022]图1是本实施例半导体的制备方法的流程图；
[0023]图2是本实施例半导体的平面结构示意图；
[0024]图
3a
‑
图
3i
是图2半导体在制备过程中的
I
‑
I'
方向的剖面结构示意图；
[0025]图4是图
3e
的
A
处放大图
。
[0026]附图标记：
1、
衬底；
11、
有源区；
12、
器件隔离区；
2、
栅极沟槽；
3、
目标功函数层；
31、
第一功函数层；
32、
第二功函数层；
4、
目标电极；
41、
第一栅电极；
42、
第二栅电极；
5、
牺牲层；
6、
氧化介质层；
7、
绝缘隔离层
。
具体实施方式
[0027]这里将详细的对示例性实施例进行说明，其示例表示在附图中
。
下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素
。
以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式
。
相反，它们仅是与如所附权利要求书中所详述的
、
本申请的一些方面相一致的装置和方法的例子
。
[0028]以下将通过具体实施例对本申请所示的技术方案进行详细说明
。
需要说明的是，以下实施例的描述顺序不作为对实施例优先顺序的限定
。
[0029]如
技术介绍
中所述，现有技术的半导体器件通常需要对栅电极或者功函数层进行二次或者多次的蚀刻作业，致使栅电极或者功函数层的外貌或特性不易控制，鉴于此，本申请公开了一种半导体的制备方法
。
[0030]请参考图1，本申请的半导体的制备方法可包括如下步骤
。
[0031]S101
，提供一衬底，在衬底上形成栅极沟槽
。
[0032]本实施例衬底的形成材料可以采用单晶硅
、
多晶硅
、
非晶硅或掺杂硅等材料，衬底的材料还可以是
SiGe
衬底，
Ⅲ‑Ⅴ
族元素化合物衬底
、
碳化硅衬底或其叠层结构，或绝缘体
上硅结构，也可以是金刚石衬底或本领域技术人本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种半导体的制备方法，其中：提供一衬底，在所述衬底上形成栅极沟槽；提供一氧化介质层，其形成在所述栅极沟槽内；形成目标电极在所述栅极沟槽内，所述目标电极包括同步形成的第一栅电极以及第二栅电极；形成目标功函数层，所述目标功函数层包括第一功函数层和由所述第一功函数层改性的第二功函数层，所述第一功函数层与所述第一栅电极重叠，所述第二功函数层与所述第二栅电极重叠，所述目标功函数层位于所述氧化介质层与所述目标电极之间
。2.
如权利要求1所述的半导体的制备方法，其中，形成所述第一功函数层，所述第二功函数层具体包括：沉积功函数材料层在所述氧化介质层的内表面；基于所述功函数材料层，沉积牺牲层填充在所述栅极沟槽内；回刻所述牺牲层，且暴露出部分的所述目标功函数层，所述目标功函数层与回刻后的所述牺牲层重叠的部分形成所述第一功函数层；改性处理所述暴露出部分的所述目标功函数层，得到所述第二功函数层；刻蚀剩余在所述栅极沟槽内的所述牺牲层，暴露出所述第一功函数层
。3.
如权利要求2所述的半导体的制备方法，其中，所述改性处理包括氮化处理，和
/
或氧化处理
。4.
如权利要求3所述的半导体的制备方法，其中，采用所述氮化处理时，所述第一功函数层的形成材料包括
TiN
；采用所述氧化处理时，所述第一功函数层的形成材料包括
Ti
，
Ta
，
W
以及
TiSi
中的任意一种
。5.
如权利...

【专利技术属性】
技术研发人员：吴建山，蔡建成，周芷伊，蔡攀崖，黄世平，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：发明
国别省市：