一种逐次逼近型模数转换器制造技术

本实用新型专利技术公开了一种逐次逼近型模数转换器，涉及模数转换技术领域，包括动态比较单元

【技术实现步骤摘要】
一种逐次逼近型模数转换器


[0001]本技术涉及模数转换
，具体涉及一种逐次逼近型模数转换器
。

技术介绍

[0002]当前，传统的高速异步
SAR ADC
电路中动态比较器和
logic
模块为主要的工作元件，当
sample
为高电平时，采样开关开启，开始采样，当
sample
为低电平时，开始做
saradc
的数据转换，并启动异步时钟
compclk
的工作，如图1所示
。
[0003]数据转换的过程：
[0004]1、compclk
为高，比较器工作，经过比较器的延时
tc
，输出比较结果，并传递到
sar
逻辑；
[0005]2、sar
逻辑得到比较器的结果，首先锁存并输出
B9
和
B9P/N
，控制阵列
DAC
的开关
S9P/N
，实现
C9
的置位，同时输出
rd
信号，用于将比较器的
compclk
拉低，比较器复位，等待阵列
dac
电容的建立；
[0006]3、compclk
拉低后开始经过一个反相器组成的
delay
，经过
delay
的延时，
compclk
拉高，在这段时间，需要完成置位和电容阵列的建立，即保证
delay
的延时时间大于或者等于
tsarlogic+tcdac9。
然后开始第8位的延时，依次类推，直到最后一位的数据转换
。sarlogic
输出的
B9B8
…
B0
传递到
CPU
，经过
CPU
的编解码处理，得到
ADC
的最后输出
D9
，
D8、、、D0。
其中
tc
为比较器的建立延时，
tsarlogic
为
sarlogic
的延时，
tcdac
为左边电容组中电容建立时间的延时
。
其中
C9
＝
2^8c
，
。。。
，
C1
＝
2^0c
，
C0
＝
2^0c。
[0007]现有方案中，
tcdac
的延时取决于
DAC
阵列中最大的电容
C9
，因此
Tcdac
为
C9
置位时，极性从
vref
变为
gnd
的稳定时间，对于其他更小电容的，数据转换也按照该
Tcdac
的时间去转换，导致了时间的浪费，因为电容越小，建立时间越短
。
对于
10
位的置位，数据转换的总体时间
Tdata
＝
10tc+10tsarlogic+10tcdac
；同时由于工艺和温度的影响，必须考虑反相器组成的
delay
时钟延时略大于
sar
逻辑延时和
C9
的建立时间之和，从而保证精度，但也进一步降低
saradc
的转化速度
。
最终，
Tdata
＝
10tc+10tl9
，其中
tl9>1.2*(tsarlogic+tcdac9)
，为反相器组成的时钟
delay
延时
。

技术实现思路

[0008]针对现有高速异步
SAR ADC
电路转换速度慢的技术问题，本技术提供了一种逐次逼近型模数转换器，它减少了传统方案中阵列
dac
的时间浪费，大大降低了转换时间，从而提高异步
saradc
的高速特性
。
[0009]为解决上述问题，本技术提供的技术方案为：
[0010]一种逐次逼近型模数转换器，包括动态比较单元
、
电容阵列同步器
、
输出寄存器和逻辑单元，所述动态比较单元包括动态比较器和阵列电容电路，所述动态比较器的正负端分别和一个阵列电容电路连接，动态比较器的输出端和逻辑单元连接，逻辑单元的输出连接输出寄存器
、
阵列电容电路和电容阵列同步器，所述电容阵列同步器和动态比较器连接
。
[0011]可选的，所述电容阵列同步器包括电容
c9
＇
、c8
＇
、、、c1
＇
、c0
＇，所述电容
c9
＇
、c8
＇
、、、c1
＇
、c0
＇的一端均接地，所述电容
c9
＇
、c8
＇
、、、c1
＇
、c0
＇的另一端分别连接双置开关的第一接线端，所述双置开关的第二接线端均接地，所述双置开关的第三接线端均连接参考电压
vref
，所述电容
c9
＇
、c8
＇
、、、c1
＇
、c0
＇的另一端均连接反相器，所述反相器的输出连接时钟逻辑单元，所述时钟逻辑单元输出
compclk
信号至动态比较器，所述逻辑单元的输出
rd
连接时钟逻辑单元
。
[0012]可选的，所述逻辑单元的输出
B9P、、、B0P
和输出
B9N、、、B0N
均连接
mux
逻辑单元，
mux
逻辑单元的输出
E9
‑
E0
，分别控制所述电容
c9
＇
、c8
＇
、、、c1
＇
、c0
＇的另一端连接的双置开关
。
[0013]可选的，所述反相器分别接地，连接参考电压
vref。
[0014]可选的，输入接线端
VIP
和自举开关一一端连接，所述自举开关一另一端和电容
c9、、、c0
的一端以及动态比较器的正端连接，所述电容
c9、、、c0
的另一端分别连接开关
S9P、、、S0P
的第一接线端，所述开关
S9P、、、S0P
的第二接线端均接地，所述开关
S9P、、、S0P
的第三接线端均连接参考电压
vref。
[0015]可选的，输入接线端
VIN<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种逐次逼近型模数转换器，其特征在于，包括动态比较单元
、
电容阵列同步器
、
输出寄存器和逻辑单元，所述动态比较单元包括动态比较器和阵列电容电路，所述动态比较器的正负端分别和一个阵列电容电路连接，动态比较器的输出端和逻辑单元连接，逻辑单元的输出连接输出寄存器
、
阵列电容电路和电容阵列同步器，所述电容阵列同步器和动态比较器连接
。2.
根据权利要求1所述的一种逐次逼近型模数转换器，其特征在于，所述电容阵列同步器包括电容
c9
＇
、c8
＇
、、、c1
＇
、c0
＇，所述电容
c9
＇
、c8
＇
、、、c1
＇
、c0
＇的一端均接地，所述电容
c9
＇
、c8
＇
、、、c1
＇
、c0
＇的另一端分别连接双置开关的第一接线端，所述双置开关的第二接线端均接地，所述双置开关的第三接线端均连接参考电压
vref
，所述电容
c9
＇
、c8
＇
、、、c1
＇
、c0
＇的另一端均连接反相器，所述反相器的输出连接时钟逻辑单元，所述时钟逻辑单元输出
compclk
信号至动态比较器，所述逻辑单元的输出
rd
连接时钟逻辑单元
。3.
根据权利要求2所述的一种逐次逼近型模数转换器，其特征在于，所述逻辑单元的输出
B9P、、、B0P
和输出
B9N、、、B0N
均连接
mux
逻辑单元，
mux
逻辑单元的输出
E9
‑
E0
，分别控制所述电容
c9
＇
、c8
＇
、、、c1
＇
、c0

【专利技术属性】
技术研发人员：张智印，肖文勇，
申请(专利权)人：浙江芯劢微电子股份有限公司，
类型：新型
国别省市：