一种采用双比较器的高速SARADC制造技术

本发明专利技术属于模数混合集成电路技术领域，具体为一种采用双比较器的高速SAR ADC。本发明专利技术在SAR ADC的转换过程中，通过两个比较器交替工作对电容阵列上极板电压进行比较；在完成比较之后，开关控制逻辑直接根据比较结果进行开关切换，使得SAR Logic中对比较器比较结果的锁存操作与电容下极板开关切换操作并行进行。本发明专利技术可以保证SAR ADC在量化每一位时，有且仅有一个开关控制模块接受比较器的比较结果，保证开关切换的正确性；并且SAR Logic中的移位存储操作与开关切换操作并行进行，从而使得SAR ADC的环路延时仅为比较器的比较时间t

【技术实现步骤摘要】
一种采用双比较器的高速SAR ADC


[0001]本专利技术属于模数混合集成电路
，具体为一种采用双比较器的高速SAR ADC。

技术介绍

[0002]近年来，随着模数转换器性能指标的进一步提高，特别是随着集成电路工艺技术的不断发展，对高速异步逐次逼近型模数转换器的研究也越来越深入。随着集成电路制造工艺的不断演进，高增益运算放大器的设计变得越来越困难，由于不需要运算放大器，SAR ADC结构具有天然的低功耗优势，特别是在纳米级工艺节点下，SAR ADC的速度又得到了巨大的提升。因此，高速SAR ADC成为目前模数转换器的研究热点。
[0003]在传统异步SAR ADC中，每一次逐次逼近过程主要有以下操作：比较器对电容阵列上极板电压进行比较，比较器完成比较之后给出触发信号EOL触发数字逻辑，数字逻辑进行移位操作和存储操作，对比较器的比较结果进行锁存，开关控制逻辑根据锁存的结果控制电容阵列中的开关进行切换，从而使得电容阵列的上极板电压进行逐次逼近。但传统结构中，比较器的比较过程和数字逻辑电路的工作过程是串行进行的，延迟较大。
[0004]针对上述问题，现有高速SAR ADC采用并行SAR Logic技术。在每一次量化周期中，使得SAR Logic在比较器比较完成之前触发，因此在比较器比较完成后，SAR Logic采用动态锁存器直接对比较结果进行锁存，然后开关控制逻辑根据SAR Logic锁存结果进行开关切换，最后电容阵列上极板电压进行建立。相较于传统异步SAR ADC，该高速SAR ADC可以大大减少从比较器完成比较到数字逻辑完成锁存所用的时间，但是在每一个量化周期中，数字逻辑仍需要一次对比较器比较结果进行锁存的时间。
[0005]因此为了进一步提高SAR ADC的速度，需要对SAR ADC的量化环路进行优化。一种方式是对环路中各个模块的延时进行优化，但是这种方式对速度的提升有限；另一种方式是对量化环路整体时序进行优化，即将量化环路中某一部分的串行工作用并行工作进行替代，这种方式对速度的提升十分明显，也是高速SAR ADC研究的热点。

技术实现思路

[0006]针对上述存在的问题或不足，为了进一步提高SAR ADC的速度，对SAR ADC的量化环路进行优化，本专利技术提出了一种采用双比较器的高速SAR ADC。在SAR ADC的转换过程中，两个比较器交替工作对电容阵列上极板电压进行比较。在每个比较器完成比较之后，开关控制逻辑直接根据比较器的比较结果进行开关切换，使得SAR Logic中对比较器比较结果的锁存操作与电容下极板开关切换操作并行进行，从而大大提升了SAR ADC的速度。因此SAR ADC的环路延时将优化为如图1所示，图1(a)为传统异步SAR ADC的环路延时，图1(b)为采用并行SAR Logic的环路延时，图1(c)为本专利技术的环路延时。
[0007]本专利技术的技术方案如下：
[0008]一种采用双比较器的高速SAR ADC，量化位数为N位，包括DAC模块100、第一级比较
器101、第二级比较器102、信号上升沿检测模块103、SR锁存器104和逐次逼近模块105，如图2所示。
[0009]所述第一级比较器101的输入信号为正输入端VIP1、负输入端VIN1和工作时钟CLK1，输出信号为比较器结果DCMP1、DCMN1和比较完成标志信号EOL1。
[0010]所述第二级比较器102的输入信号为正输入端VIP2、负输入端VIN2和工作时钟CLK2，输出信号为比较器结果DCMP2、DCMN2和比较完成标志信号EOL2。
[0011]第一级比较器101和第二级比较器102的正负输入端均连接DAC模块100中电容阵列的上极板，对电容阵列差分输出电压进行比较。第一级比较器101和第二级比较器102的输出端均连接逐次逼近模块105的输入端。
[0012]所述信号上升沿检测模块103检测第一级比较器101和第二级比较器102的比较完成标志信号EOL1和EOL2的上升沿，并输出到SR锁存器104的S端和R端。
[0013]所述SR锁存器根据S端和R端的输入信号，输出Q信号和Q
’
信号，Q信号和Q
’
信号经过延时Delay产生第一级比较器101和第二级比较器102的工作时钟CLK1和CLK2。比较器101和比较器102的工作时钟CLK1和CLK2是完全相反的信号，从而保证比较器101和比较器102交替工作。延时Delay≥电容下极板开关切换的时间t
sw
加电容阵列建立的时间t
CDAC
。
[0014]所述逐次逼近模块105内部包含移位存储逻辑106和开关切换控制逻辑107，如图3所示。
[0015]移位存储逻辑106由N个级联的动态锁存器构成。移位存储逻辑106接受第一级比较器101和第二级比较器102的输出信号，其中奇数个动态锁存器接受比较器101的输出信号DCMP1、DCMN1、EOL1，偶数个动态锁存器接受比较器102的输出信号DCMP2、DCMN2、EOL2。移位存储逻辑106对比较结果进行存储，输出量化码字D<1:N>，同时输出移位标志信号Q<0:N>到开关切换控制逻辑107，控制开关切换控制逻辑107中开关控制模块的工作。
[0016]开关切换控制逻辑107由N个与动态锁存器一一对应连接的开关切换控制模块108构成。开关切换控制逻辑107接受第一级比较器101和第二级比较器102的比较结果，其中奇数个开关切换控制模块108接受比较器101的比较结果DCMP1、DCMN1，偶数个开关切换控制模块108接受比较器102的比较器结果DCMP2、DCMN2。开关切换控制逻辑107接受比较结果后，输出开关信号CTRL_P<0:N>和CTRL_N<0:N>到DAC模块100中电容阵列的下极板，从而使电容阵列差分输出电压完成逐次逼近。
[0017]开关切换控制逻辑107接受比较结果时，为了保证开关切换的正确性，在每一个量化周期中有且仅有一个开关切换控制模块108接受比较结果。通过移位标志信号Q<0:N>对开关切换控制模块108进行控制。
[0018]进一步的，所述延时Delay＝电容下极板开关切换的时间t
sw
加电容阵列建立的时间t
CDAC
，以使得整个SAR ADC速度更佳。
[0019]进一步的，所述开关切换控制模块(如图4所示)，通过S1开关控制开关切换控制模块108是否接受比较器的比较结果，通过S2开关对开关切换控制模块108的切换状态进行锁存。
[0020]S1开关和S2开关的控制信号分别为Φ1<i>和Φ2<i>，其中Φ1<i>和Φ2<i>是本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种采用双比较器的高速SAR ADC，量化位数为N位，其特征在于：包括DAC模块100、第一级比较器101、第二级比较器102、信号上升沿检测模块103、SR锁存器104和逐次逼近模块105；所述第一级比较器101的输入信号为正输入端VIP1、负输入端VIN1和工作时钟CLK1，输出信号为比较器结果DCMP1、DCMN1和比较完成标志信号EOL1；所述第二级比较器102的输入信号为正输入端VIP2、负输入端VIN2和工作时钟CLK2，输出信号为比较器结果DCMP2、DCMN2和比较完成标志信号EOL2；第一级比较器101和第二级比较器102的正负输入端均连接DAC模块100中电容阵列的上极板，对电容阵列差分输出电压进行比较；第一级比较器101和第二级比较器102的输出端均连接逐次逼近模块105的输入端；所述信号上升沿检测模块103检测第一级比较器101和第二级比较器102的比较完成标志信号EOL1和EOL2的上升沿，并输出到SR锁存器104的S端和R端；所述SR锁存器根据S端和R端的输入信号，输出Q信号和Q
’
信号，Q信号和Q
’
信号经过延时Delay产生第一级比较器101和第二级比较器102的工作时钟CLK1和CLK2，工作时钟CLK1和CLK2是完全相反的信号；延时Delay≥电容下极板开关切换的时间t
sw
加电容阵列建立的时间t
CDAC
；所述逐次逼近模块105内部包含移位存储逻辑106和开关切换控制逻辑107；移位存储逻辑106由N个级联的动态锁存器构成，接受第一级比较器101和第二级比较器102的输出信号，其中奇数个动态锁存器接受比较器101的输出信号DCMP1、DCMN1、EOL1，偶数个动态锁存器接受比较器102的输出信号DCMP2、DCMN2、EOL2；移位存储逻辑106对比较结果进行存储，输出量化码字D<1:N>，同时输出移位标志信号Q<0:N>到开关切换控制逻辑107，控制开关切换控制逻辑107中开关控制模块的工作；开关切换控制逻辑107由N个与动态锁存器一一对应连接的开关切换控制模块108构成，接受第一级比较器101和第二级比较器102的比较结果，其中奇数个开关切换控制模块108接受比较器101的比较结果DCMP1、DCMN1，偶数个开关切换控制模块108接受比较器102的比较器结果DCMP2、DCMN2；开关切换控制逻辑107接受比较结果后，输出开关信号CTRL_P<0:N>和CTRL_N<0:N>到DAC模块100中电容阵列的下极板，从而使电容阵列差分输出电压完成逐次逼近；开关切换控制逻辑107接受比较结果时，在每一个量化周期中有且仅有一个开关切换控制模块108接受比较结果，通过移位标志信号Q<0:N>对开关切换控制模块108进行控制。2.如权利要求1所述采用双比较器的高速SAR ADC，其特征在于：所述延时Delay＝电容下极板开关切换的时间t
sw
加电容阵列建立的时间t
CDAC
。3.如权利要求1所述采用双比较器的高速SAR ADC，其特征在于：所述开关切换控制模块，通过S1开关控制开关切换控制模块108是否接受比较器的比较结果，通过S2开关对开关切换控制模块108的切换状态进行锁存；S1开关和S2开关的控制信号分别为Φ1<i>和Φ2<i>，其中Φ1<i>和Φ2<i>是完全相反的控制信号；当控制信号为高时，对应的开关闭合；控制信号Φ1<i>和Φ2<i>由移位标志信号Q<i>、Q<i
‑
1>和采样信号SAMPLE进行控制；当采样信号SAMPLE为高时，控制信号Φ1<i>为高电平，控制信号Φ2<i>为低电平，开关
切换控制模块108接受比较器复位阶段的输出，然后输出开关切换信号CTRL_P<i>和CTRL_N<i>使DAC模块100对输入信号进行采样；当采样信号SAMPLE为低、移位标志信号Q<i
‑
1>为低时，控制信号Φ1<i>为低电平，控制信号Φ2<i>为高电平，开关切换控制模块108不接受比较器的比较结果，而对采样阶段开关切换的状态进行保持；当采样信号SAMPLE为低、移位标志信号Q<i
‑
1>为高、移位标志信号Q<i>为低时，开关切换控制模块108接受比较器的比较结果，并根据比较结果切换开关信号CTRL_P<i>和CTRL_N<i>使DAC模块中的第i位电容下极板进行切换；当采样信号SAMPLE为低、移位标志信号Q<i
‑
1>为高、移位标志信号Q<i>为高时，开关切换控制模块108不接受比较器的比较结果，而对量化阶段开关切换的状态进行保持。4.如权利要求1所述采用...

【专利技术属性】
技术研发人员：张中，刘文琦，王哲宇，李靖，宁宁，于奇，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：