具有减少的数据路径延时的逐次逼近寄存器模/数转换器制造技术

系统及方法与一种具有减少的数据路径延时的逐次逼近寄存器模/数转换器SAR ADC相关。所述SAR ADC包含：采样及数/模转换DAC电路，其经配置以采样输入电压；比较器电路，其耦合到所述采样及DAC电路并具有输出；第一组存储电路；以及比较器驱动器。所述比较器驱动器安置在所述输出与所述第一组存储电路之间(例如，比率锁存)。所述第一组存储电路耦合到所述比较器电路以及所述采样及DAC电路。所述比较器驱动器可包含第一驱动器及第二驱动器。所述第一驱动器耦合到所述第一组存储电路的第一存储电路的第一输入，且所述第二驱动器耦合到所述第一组存储电路内的第二组存储电路的第一输入。输入。输入。

【技术实现步骤摘要】
具有减少的数据路径延时的逐次逼近寄存器模/数转换器


[0001]本公开大体上涉及通信系统，包含(但不限于)包含逐次逼近寄存器模/数转换器(SAR ADC)的通信系统。

技术介绍

[0002]通信及计算装置的最新发展要求高数据速率。举例来说，网络交换机、路由器、集线器或任何通信装置可高速(例如，1Mbps到100Gbps)交换数据，以实时流式传输数据或以无缝方式处理大量数据。为了在数字域中高效地处理数据，信号的幅度或电压可由多个位表示，且信号可通过缆线或无线介质在两个或更多个通信装置之间交换。例如，1.2V的信号可表示为字节(B)，例如00010110，且1.3V的信号可表示为B，例如00011001。为了将输入信号的电压转换为对应的位，一些通信装置实施SAR ADC。例如，SAR ADC可通过逐次逼近来确定对应于输入信号的多个位。工艺、电压及温度(PVT)变化可能会影响SAR ADC的速度、精确度及/或准确度。

技术实现思路

[0003]在一个方面中，本申请案涉及一种装置，其包括：数/模转换(DAC)电路；比较器电路，其耦合到具有输出的DAC电路；第一组存储电路，其耦合到所述比较器电路及所述DAC电路，所述第一组存储电路经配置以存储对应于输入电压的多个第一位；以及比较器驱动器，其位于所述输出与所述第一组存储电路之间，其中所述比较器驱动器包括第一驱动器及第二驱动器，所述第一驱动器耦合到所述第一组存储电路的第一存储电路的输入，且所述第二驱动器耦合到所述第一组存储电路内的第二组存储电路的输入。
[0004]在另一方面中，本申请案涉及一种装置，其包括：数/模转换(DAC)电路，其包括复位晶体管；比较器电路，其耦合到所述DAC电路；第一组存储电路，其耦合到所述比较器电路及所述DAC电路，所述第一组存储单元经配置以存储对应于由所述比较器电路提供的输入电压的多个第一位；以及启用电路，其经配置以向所述第一组存储电路提供启用信号，其中所述启用信号中的一者被提供到所述复位晶体管以复位所述数/模转换DAC电路。
[0005]在另一方面中，本申请案涉及一种装置，其包括：数/模转换(DAC)电路；比较器电路，其耦合到所述DAC电路；第一组存储电路，其耦合到所述比较器电路及所述DAC电路，所述第一组存储电路经配置以存储对应于输入电压的多个第一位，其中所述第一组存储电路是具有耦合到所述DAC电路的反馈输入的输出的比率锁存器。
附图说明
[0006]通过参考结合附图进行的详细描述，本公开的各种目的、方面、特征及优点将变得更加显而易见且更好地理解，其中通篇类似的参考字符标识对应的元件。在附图中，类似的参考数字通常指示相同、功能相似及/或结构相似的元件。
[0007]图1A是描绘根据一或多个实施例的包含与一或多个装置或站通信的一或多个接
入点的网络环境的一般框图。
[0008]图1B及1C是描绘根据一或多个实施例的可结合本文所描述的方法及系统使用的计算装置的一般框图。
[0009]图2是描绘根据一或多个实施例的通信装置的一般框图。
[0010]图3A是根据一或多个实施例的能够在图2中所说明的通信装置中使用的SAR ADC的示意图。
[0011]图3B是根据一或多个实施例的图3中所说明的SAR ADC的一部分的更详细的图。
[0012]图4是根据一或多个实施例的图3A中所说明的SAR ADC的转换状态电路的示意图。
[0013]图5是展示根据一或多个实施例的由图4中所说明的转换状态电路提供的转换状态信号的时序图。
[0014]图6是根据一或多个实施例的在图3A中所说明的SAR ADC中利用的比较器的电流源电路的示意图。
[0015]图7是根据一或多个实施例的用于图3A中所说明的SAR ADC的比较器驱动器电路的示意图。
[0016]图8是根据一或多个实施例的用于图3A中所说明的SAR ADC的替代比较器驱动器电路的示意图。
[0017]图9是展示根据一或多个实施例的用于图3A中所说明的SAR ADC的性能及功率效率优化的自适应操作的流程图。
[0018]图10是展示根据一或多个实施例的图3A的SAR ADC的概率与转换裕度的曲线图。
[0019]方法及系统的各种实施例的细节在附图及下面的描述中阐述。
具体实施方式
[0020]出于阅读对下面各种实施例的描述的目的，对说明书的章节及其相应内容的以下描述可能是有帮助的：
[0021]‑
章节A描述可用于实践本文所描述的实施例的网络环境及计算环境；及
[0022]‑
章节B描述根据一或多个实施例的用于节能SAR ADC的系统及方法的实施例。
[0023]本文所公开的各种实施例涉及用于数据通信的装置。在一些实施例中，所述装置包含用于物理层产品中的SAR ADC或是所述SAR ADC。在一些实施例中，SAR ADC是高速(例如，分辨率超过7且速度为每秒工作频率几百兆样本)。在一些实施例中，针对PVT操作自适应地调谐SAR ADC以适当地提高速度或降低噪声。在一些实施例中，自适应反馈技术可调整比较器驱动器阈值以增加在慢角(slow corner)中的操作速度，而在快(FF)角中没有任何共模电压V
CM
相关误差。有利地，本文所描述的系统及方法可为大型SAR ADC阵列提供具有减小的延时、减小的面积、减小的不匹配及增加的带宽的SAR ADC。
[0024]在一些实施例中，提供具有自适应电流或电压参数调整的经优化(例如，针对功耗及性能)的SAR ADC。SAR DAC经配置以调整与比较器相关联的电流或电压参数，以调整比较器操作的速度。在一些实施例中，系统及方法调整比较器偏置电流或阈值电压以实现具有低噪声及降低的功耗(降低10％或更多)的非常高速的比较器。在一些实施例中，根据转换裕度来调整或自适应地调谐电流或电压参数。在一些实施例中，转换裕度指示在采样循环内可用的比较操作期间的未使用时间量。在一些实施例中，使用时间延迟及概率关系来确
定转换裕度。在一些实施例中，电流或电压参数包含用于比较器电流源的电流偏置、用于比较器驱动器的阈值电压、用于比较器驱动器的电流偏置及/或电源电压(例如，用于比较器的V
DD
或由板载电源调节器提供的其它电压)。在一些实施例中，SAR ADC采用操作流来感测条件以确定概率关系并调整电压及电流参数。
[0025]在一些实施例中，SAR ADC包含经配置用于提高速度的数据路径。数据路径使用启用信号(启用零)来直接复位电容器数/模转换器(CAPDAC)电路，所述电路实现更快的复位及改进的CAPDAC电路稳定时间。在一些实施例中，CAPDAC电路直接从比率锁存器而不是单独的驱动器接收反馈信号，从而提高速度(例如，通过显著减少时钟路径延迟)并降低布局复杂性。在一些实施例中，最高有效位(MSB)比率锁存器由单个比较器驱动器驱动，而其余锁存器则由耦合到单个比较器驱动器的第二驱本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种装置，其包括：数/模转换DAC电路；比较器电路，其耦合到具有输出的DAC电路；第一组存储电路，其耦合到所述比较器电路及所述DAC电路，所述第一组存储电路经配置以存储对应于输入电压的多个第一位；以及比较器驱动器，其位于所述输出与所述第一组存储电路之间，其中所述比较器驱动器包括第一驱动器及第二驱动器，所述第一驱动器耦合到所述第一组存储电路的第一存储电路的输入，且所述第二驱动器耦合到所述第一组存储电路内的第二组存储电路的输入。2.根据权利要求1所述的装置，其中所述第二组存储电路不包含所述第一存储电路。3.根据权利要求1所述的装置，其中所述第一存储电路存储由所述比较器电路提供的所述第一位中的最高有效位。4.根据权利要求1所述的装置，其中所述第二组存储电路包括所述第一组存储电路中的所有剩余存储电路。5.根据权利要求1所述的装置，其进一步包括到所述比较器电路及所述DAC电路的第三组存储电路，所述第三组存储电路经配置以存储对应于所述输入电压的多个第二位。6.根据权利要求5所述的装置，其中所述比较器驱动器包括第三驱动器及第四驱动器，所述第三驱动器耦合到所述第三组存储电路的第二存储电路的输入，且所述第四驱动器耦合到所述第三组存储电路内的第四组存储电路的输入。7.根据权利要求6所述的装置，其中所述第三驱动器耦合到所述第四驱动器的输入。8.根据权利要求1所述的装置，其中所述第一驱动器耦合到所述第二驱动器的输入。9.根据权利要求1所述的装置，其中所述数/模转换DAC电路由所述第一组存储电路接收的启用零信号复位。10.一种装置，其包括：数/模转换DAC电路，其包括复位晶体管；比较器电路，其耦合到所述DAC电路；第一组存储电路，其耦合到所述比较器电路及所述DAC电路，所述第一组存储单元经配置以存储对应于由所述比较器电路提供的输入电压的多个第一位；以及启用电路，其经配置以向所述第一组存储电路提供启用信号，其中所...

【专利技术属性】
技术研发人员：乌拉斯，
申请(专利权)人：安华高科技股份有限公司，
类型：发明
国别省市：