沟槽式功率半导体装置及其制造方法制造方法及图纸

本发明专利技术提供一种沟槽式功率半导体装置及其制造方法，所述沟槽式功率半导体装置包括衬底

【技术实现步骤摘要】
沟槽式功率半导体装置及其制造方法


[0001]本专利技术涉及一种半导体装置及其制造方法，且特别是有关于一种沟槽式功率半导体装置及其制造方法
。

技术介绍

[0002]由于半导体组件尺寸越做越小，沟槽的深宽比也因此越来越大，所以在填沟槽时容易有空隙
(seam)
产生，此空隙对最终组件的电性可能产生负面的影响
。
[0003]例如在屏蔽栅极沟槽式金属氧化物半导体场效晶体管
(Shielded Gate Trench MOSFET
，
SGT MOSFET)
的结构与工艺中，由于沟槽的高深宽，也就是沟槽相对深
、
但开口相对小，使得多晶硅的均匀在其中的形成产生困难，常会在填充完成后在其中存在多晶硅空隙
(poly seam)
，此现象在沟槽深处尤其明显；尤其是在炉管中长的多晶硅，是沿着沟槽壁上的氧化层所长成的，所以其开口会慢慢封起而形成空隙；再经多晶硅的回刻蚀以形成屏蔽电极后，若这些空隙又刚好位于屏蔽电极的顶面，则会使屏蔽电极的表面产生凹陷与尖角等缺陷，在后续栅极氧化层与栅极电极完成后，在这些尖角部位会有尖端放电的现象产生，造成屏蔽电极
(
也就是源极多晶硅
source poly)
与栅极电极之间的短路
(gate to source short)
现象，甚至造成击穿电压的下降
。

技术实现思路

[0004]为了减少由于填沟槽时产生的空隙
>(seam)
对最终组件的电性可能产生负面的影响，本申请提出以下技术方案：
[0005]本专利技术提供一种沟槽式功率半导体装置，可改善击穿电压降低的问题，提升沟槽式功率半导体装置的可靠度
。
[0006]本专利技术还提供一种沟槽式功率半导体装置的制造方法，可降地源极多晶硅内形成缝隙或者避免缝隙接近源极多晶硅表面，以避免击穿电压降低
。
[0007]本专利技术的一种沟槽式功率半导体装置，包括衬底
、
半导体外延层
、
绝缘层
、
源极多晶硅
、
栅极层以与门氧化层
。
半导体外延层形成于衬底上，且半导体外延层具有沟槽
。
绝缘层位于沟槽的侧壁以及沟槽的底部，所述绝缘层包括第一绝缘部分及第二绝缘部分，其中第一绝缘部分位于沟槽的上方部分并且越接近沟槽的开口越薄，第二绝缘部分位于沟槽的下方部分，且第一绝缘部分的表面与第二绝缘部分的顶面间具有倾斜角
。
源极多晶硅位于沟槽中，且源极多晶硅包括第一源极多晶硅与第二源极多晶硅，其中第一源极多晶硅的侧壁被第一绝缘部分所围绕，且第一源极多晶硅的宽度越接近沟槽的开口越大，其中第二源极多晶硅的侧壁被第二绝缘部分所围绕，且第二源极多晶硅为等宽的结构
。
栅极层则位于沟槽中并位于源极多晶硅上方，栅氧化层设置于栅极层与源极多晶硅之间以及设置于栅极层与半导体外延层之间
。
[0008]在本专利技术的实施例中，上述的沟槽的深度与开口宽度比为
1.5
～
4.0。
[0009]在本专利技术的实施例中，上述的第一绝缘部分的最薄厚度为其最厚厚度的
1/2
以下
。
[0010]在本专利技术的实施例中，上述的第二绝缘部分的厚度相同
。
[0011]在本专利技术的实施例中，上述的倾斜角为
θ
，且
90
°
<
θ
<135
°
。
[0012]在本专利技术的实施例中，上述的沟槽具有圆底，且源极多晶硅尚包括第三源极多晶硅，第三源极多晶硅设置于所述圆底上，且第二源极多晶硅位于第一源极多晶硅与第三源极多晶硅之间
。
[0013]本专利技术的一种沟槽式功率半导体装置的制造方法，包括在衬底表面形成半导体外延层；于半导体外延层中形成沟槽；于沟槽的侧壁以及沟槽的底部形成绝缘层；填入光刻胶于沟槽的下方部分，以露出沟槽的上方部分的绝缘层；以光刻胶作为刻蚀中止层，刻蚀露出的绝缘层，使位于沟槽的上方部分的绝缘层的厚度越接近沟槽的开口越薄，再移除光刻胶
。
于沟槽中形成源极多晶硅并露出部分绝缘层，其中源极多晶硅的顶面高于沟槽的下方部分，随后移除露出的绝缘层并露出沟槽的部分侧壁，再于源极多晶硅的表面及暴露出的侧壁上形成栅氧化层
。
于沟槽内的栅氧化层上形成栅极层
。
[0014]在本专利技术的另一实施例中，上述形成绝缘层的方法包括炉管热氧化
。
[0015]在本专利技术的另一实施例中，上述的光刻胶的厚度为沟槽的深度的
1/2
以下
。
[0016]在本专利技术的另一实施例中，上述刻蚀露出的绝缘层的方法包括湿式刻蚀
。
[0017]在本专利技术的另一实施例中，上述移除光刻胶的方法包括使用显影剂
。
[0018]在本专利技术的另一实施例中，上述形成源极多晶硅的方法，包括：于上述的沟槽中填入多晶硅，并回刻蚀多晶硅，以形成源极多晶硅
。
[0019]基于上述，本专利技术提供的沟槽式功率半导体装置中的源极多晶硅中的绝缘层厚度的变化，能提升多晶硅材料的沟填能力，避免缝隙产生在源极多晶硅内部或其上部，进而使源极多晶硅表面尖锐的凹处消失，以避免击穿电压降低，提升沟槽式功率半导体装置的可靠度
。
此外，在工艺中通过湿刻蚀以及直接利用显影剂将光刻胶移除等方式，都可以简化工艺，使成本降低，并达到调整绝缘层厚度的效果
。
[0020]为让本专利技术的上述特征和优点能更明显易懂，下文特举数个实施例，并配合附图作详细说明如下
。
附图说明
[0021]图1是依照本专利技术的一实施例的一种沟槽式功率半导体装置的剖面示意图；
[0022]图2是依照本专利技术的另一实施例的一种沟槽式功率半导体装置的剖面示意图；
[0023]图
3A
～图
3G
是依照本专利技术的再一实施例的一种沟槽式功率半导体装置的制造流程的剖面示意图
。
[0024]附图标记说明
[0025]10、20
：沟槽式功率半导体装置
[0026]100
：衬底
[0027]110
：半导体外延层
[0028]120
：绝缘层
[0029]120A
：第一绝缘部分
[0030]120As
：表面
[0031]120B
：第二绝缘部分
[0032]120Bt
：顶面
[0033]130
：光刻胶
[0034]150
：栅氧化层
[0035]150A
：第一栅氧化层
[003本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种沟槽式功率半导体装置，其特征在于，所述沟槽式功率半导体装置包括：衬底；半导体外延层，形成于所述衬底上，且所述半导体外延层具有沟槽；绝缘层，位于所述沟槽的侧壁以及所述沟槽的底部，包括第一绝缘部分及第二绝缘部分，所述第一绝缘部分位于所述沟槽的上方部分并且越接近所述沟槽的开口越薄，所述第二绝缘部分位于所述沟槽的下方部分，所述第一绝缘部分的表面与所述第二绝缘部分的顶面间具有倾斜角；源极多晶硅，位于所述沟槽中，且所述源极多晶硅包括第一源极多晶硅与第二源极多晶硅，其中所述第一源极多晶硅的侧壁被所述第一绝缘部分所围绕，且所述第一源极多晶硅的宽度越接近所述沟槽的所述开口越大，其中所述第二源极多晶硅的侧壁被所述第二绝缘部分所围绕，且所述第二源极多晶硅为等宽的结构；栅极层，位于所述沟槽中并位于所述源极多晶硅上方；以及栅氧化层，设置于所述栅极层与所述源极多晶硅之间以及设置于所述栅极层与所述半导体外延层之间
。2.
根据权利要求1所述的沟槽式功率半导体装置，其特征在于，其中所述沟槽的深度与开口宽度比为
1.5
～
4.0。3.
根据权利要求1所述的沟槽式功率半导体装置，其特征在于，其中所述第一绝缘部分的最薄厚度为所述第一绝缘部分的最厚厚度的
1/2
以下
。4.
根据权利要求1所述的沟槽式功率半导体装置，其特征在于，其中所述第二绝缘部分的厚度相同
。5.
根据权利要求1所述的沟槽式功率半导体装置，其特征在于，其中所述倾斜角为
θ
，且
90
°
<
θ
<135
°
。6.

【专利技术属性】
技术研发人员：王庆森，陈旷举，刘汉英，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：