碳化硅半导体装置及使用它的逆变器电路制造方法及图纸

具备：第1导电型的衬底

【技术实现步骤摘要】
【国外来华专利技术】碳化硅半导体装置及使用它的逆变器电路、碳化硅半导体装置的制造方法
[0001]关联申请的相互参照
[0002]本申请基于
2021
年3月
24
日提出的日本专利申请第
2021
－
049875
号及
2022
年3月
22
日提出的日本专利申请第
2022
－
045676
号，这里通过参照而引用其记载内容
。


[0003]本公开涉及具有沟槽栅构造的碳化硅
(
以下也简称作
SiC)
半导体装置及使用它的逆变器
(inverter)
电路
、SiC
半导体装置的制造方法
。

技术介绍

[0004]以往，提出了形成有具有沟槽栅构造的
MOSFET(metal oxide semiconductor field effect transistor
的简称
)
的
SiC
半导体装置
(
例如参照专利文献
1)。
具体而言，在该
SiC
半导体装置中，在
n
+
型的衬底上，形成有杂质浓度比衬底低的
n
－
型的缓冲层，在缓冲层上，形成有杂质浓度比缓冲层低的低浓度层
。
而且，在低浓度层上，形成有以一个方向作为长度方向而延伸设置的
p
型的第1深层
、
和
n
型的
JFET
部
。
另外，第1深层及
JFET
部以在相邻的第1深层之间配置
JFET
部的方式，沿着与长度方向交叉的方向交替地配置第1深层和
JFET
部
。
[0005]在第1深层及
JFET
部上，配置有
n
型的电流分散层及
p
型的第2深层
。
在电流分散层及第2深层上，配置有
p
型的基极
(base)
层
。
另外，第2深层以将第1深层与基极层连接的方式配置
。
[0006]在基极层的表层部，形成有
n
+
型的源极区域
。
并且，以将源极区域及基极层贯通而达到电流分散层的方式形成有多个沟槽，在各沟槽中依次形成有栅极绝缘膜及栅极电极
。
由此，形成沟槽栅构造
。
[0007]现有技术文献
[0008]专利文献
[0009]专利文献1：日本特开
2019
－
016775
号公报

技术实现思路

[0010]此外，上述那样的
SiC
半导体装置，通过基极层等与电流分散层等的
pn
结而构成寄生二极管
。
因此，可以认为，这样的
SiC
半导体装置在反向导通时利用寄生二极管
。
[0011]但是，在上述那样的
SiC
半导体装置中，有在衬底中存在基面位错
(
即，
basal plane dislocation
，以下也简称作
BPD)
的情况
。
并且，在上述那样的
SiC
半导体装置中，有可能反向导通时注入的空穴到达基面位错而基面位错扩展为堆垛层错
(stacking fault
，以下也简称作
SF)。
该情况下，
BPD
由于是线状缺陷所以对元件动作带来的影响较小，而
SF
由于为面状缺陷所以对元件动作带来的影响较大
。
因而，在上述那样的
SiC
半导体装置中，导通电压有可能升高
。
[0012]本公开的目的在于，提供能够抑制导通电压的升高的
SiC
半导体装置及使用它的逆变器电路
、SiC
半导体装置的制造方法
。
[0013]根据本公开的一个方面，
SiC
半导体装置，具有：单元部，形成有开关元件；以及外周部，将单元部包围；单元部具备：第1导电型的衬底，由碳化硅构成；第1导电型的缓冲层，形成在衬底上，杂质浓度比衬底低；第1导电型的低浓度层，形成在缓冲层上，杂质浓度比衬底低；第2导电型的第1深层，形成在低浓度层上，具有以衬底的面方向中的一个方向为长度方向的多个线状部分；第1导电型的
JFET
部，配置在低浓度层上，具有被第1深层夹着的线状部分；第1导电型的电流分散层，配置在
JFET
部上，杂质浓度比低浓度层高；第2导电型的第2深层，配置在第1深层上；第2导电型的基极层，配置在电流分散层及第2深层之上；第1导电型的杂质区域，形成在基极层的表层部；沟槽栅构造，具有在沟槽的壁面形成的栅极绝缘膜和在栅极绝缘膜上形成的栅极电极，沟槽将杂质区域及基极层贯通而达到电流分散层；第1电极，与杂质区域及基极层电连接；以及第2电极，与衬底电连接
。
并且，在
JFET
部中形成有缺陷部
。
[0014]由此，在
SiC
半导体装置的反向导通时，载流子
(
例如空穴
)
被缺陷部俘获从而能够抑制其到达
BPD。
因而，能够抑制
BPD
扩展为
SF
，能够抑制导通电压的变高
。
[0015]根据本公开的另一方面，具有并联连接着
MOSFET
和续流二极管的臂的逆变器电路具备上述的
SiC
半导体装置；
MOSFET
由开关元件构成；续流二极管由在开关元件内构成的寄生二极管构成
。
[0016]由此，作为在逆变器电路中具备的续流二极管，利用在
SiC
半导体装置中构成的寄生二极管
。
因此，不需要在
MOSFET
之外准备构成续流二极管的其他部件，能够实现结构的简化
。
[0017]根据本公开的另一方面，关于上述的
SiC
半导体装置的制造方法，进行以下工序：通过外延层配置低浓度层；以及通过对低浓度层的表层部进行离子注入而构成
JFET
部；通过进行离子注入，在
JFET
部中形成缺陷部
。
[0018]由此，能够容易地制造形成有在反向导通时将载流子
(
例如空穴
)
俘获的缺陷部的
SiC
半导体装置
。
[0019]另外，对各构本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.
一种碳化硅半导体装置，形成有具有沟槽栅构造的
MOS
构造的开关元件，其特征在于，具有：单元部
(1)
，形成有上述开关元件；以及外周部
(2)
，将上述单元部包围；上述单元部具备：第1导电型的衬底
(11)
，由碳化硅构成；第1导电型的缓冲层
(12)
，形成在上述衬底上，杂质浓度比上述衬底低；第1导电型的低浓度层
(13)
，形成在上述缓冲层上，杂质浓度比上述衬底低；第2导电型的第1深层
(15)
，形成在上述低浓度层上，具有以上述衬底的面方向中的一个方向为长度方向的多个线状部分；第1导电型的
JFET
部
(14)
，配置在上述低浓度层上，具有被上述第1深层夹着的线状部分；第1导电型的电流分散层
(17)
，配置在上述
JFET
部上，杂质浓度比上述低浓度层高；第2导电型的第2深层
(18)
，配置在上述第1深层上；第2导电型的基极层
(21)
，配置在上述电流分散层及上述第2深层之上；第1导电型的杂质区域
(22)
，形成在上述基极层的表层部；上述沟槽栅构造，具有在沟槽
(24)
的壁面形成的栅极绝缘膜
(25)
和在上述栅极绝缘膜上形成的栅极电极
(26)
，上述沟槽将上述杂质区域及上述基极层贯通而达到上述电流分散层；第1电极
(28)
，与上述杂质区域及上述基极层电连接；以及第2电极
(31)
，与上述衬底电连接；在上述
JFET
部中形成有缺陷部
(D)。2.
如权利要求1所述的碳化硅半导体装置，其特征在于，上述开关元件为反向导通状态时，与上述外周部相比，上述单元部的正向电压较低
。3.
如权利要求1或2所述的碳化硅半导体装置，其特征在于，在上述第1深层与上述低浓度层之间也配置有上述
JFET
部
。4.
如权利要求1～3中任一项所述的碳化硅半导体装置，其特征在于，上述
JFET
部由离子注入层构成，杂质浓度为
7.0
×
10
16
～
5.0
×
10
17
/cm3。5.
如权利要求1～4中任一项所述的碳化硅半导体装置，其特征在于，在上述衬底与上述缓冲层的层叠方向上，上述基极层的与上述沟槽相接的部分的长度为
0.4
μ
m
以下
。6.
如权利要求1～5中任一项所述的碳化硅半导体装置，其特征在于，上述基极层的杂质浓度为
3.0
×
10
17
/cm3以下
。7.
如权利要求1～6中任一项所述的碳化硅半导体装置，其特征在于，上述第1深层的沿着作为与上述长度方向交叉的方向的上述衬底的面方向的宽度
(L1)
为
0.9
μ
m
以下
。8.
如权利要求7所述的碳化硅半导体装置，其特征在于，上述第1深层从上述单元部延伸设置至上述外周部
。
9.
如权利要求1～8中任一项所述的碳化硅半导体装置，其特征在于，相邻的上述沟槽的中心间的距离为
3.0
μ
m
以下
。10.
如权利要求1～9中任一项所述的碳化硅半导体装置，其特征在于，相邻的上述第1深层的间隔
(L2)
为
0.75
～
1.1
μ
m。11.
如权利要求1～
10
中任一项所述的碳化硅半导体装置，其特征在于，在上述基极层
、
上述第1深层及上述第2深层的至少1个中形成有缺陷部
...

【专利技术属性】
技术研发人员：上原准市，羽山优介，
申请(专利权)人：株式会社电装，
类型：发明
国别省市：