半导体装置制造方法及图纸

本申请实施例提供一种半导体装置

【技术实现步骤摘要】
半导体装置、制造方法以及电子设备


[0001]本申请涉及半导体领域
。

技术介绍

[0002]在对功率半导体器件施加高电压
、
大电流的应用中，由于在器件的电极间需要施加高电压，因此，对器件的各电极间的耐压要求比较高
。
通常，在被施加了高电压的情况下，在电位梯度
(
即“电场强度”)
局部变大的部位容易发生击穿，因此，为了提高耐压，一般采用不会产生电位梯度局部变大的部位的构造
。
[0003]现有技术中，在包含绝缘栅双极型晶体管
(Insulated Gate Bipolar Transistor
，简称“IGBT”)
构造的器件中，有时使用环状地包围有源区域的反导电型层
(
也称“保护环”)
的结构
。
通过该保护环，在表面附近的面内方向上实现局部的电场强度的缓和
。
此外，优化发射极区域的下部中的扩散层的截面形状，从而消除半导体层的内部电位梯度局部升高的部位
。
由此，能够提高
IGBT
中的耐压
。
[0004]另外，在具有金属半导体氧化物场效管
(Metal Oxide Semiconductor Field Effect Transistor
，简称“MOSFET”)
的器件中也会使用保护环的结构，来缓和器件中电位梯度局部变大的部位
。
[0005]此外，还可以在
IGBT
的集电极和栅极之间设置齐纳二极管，在出现浪涌时，齐纳二极管被击穿，使
IGBT
导通，由此提高浪涌耐量
。
[0006]应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚
、
完整的说明，并方便本领域技术人员的理解而阐述的
。
不能仅仅因为这些方案在本申请的
技术介绍
部分进行了阐述而认为上述技术方案为本领域技术人员所公知
。

技术实现思路

[0007]通常齐纳二极管由多晶硅形成，当多晶硅的掺杂浓度发生变化时，齐纳二极管的导通特性也将发生变化，由此导致击穿特性也会变化
。
因此，通过改变齐纳二极管的掺杂浓度可以调节齐纳二极管的击穿特性，从而提高浪涌耐量
。
但是，专利技术人发现，在制造工艺中，通常使用相同工序向齐纳二极管和开关元件的栅极的多晶硅中进行掺杂，因此，齐纳二极管的掺杂浓度和栅极的多晶硅的掺杂浓度相等，导致开关元件的栅极输入信号降低，产生输入信号的传递偏差，导致在开关元件的面内的发射极电流密度的偏差增大
。
[0008]为了解决上述问题中的至少一个或其他类似的问题，本申请实施例提供一种半导体装置
、
制造方法以及电子设备
。
[0009]根据本申请实施例的第一方面，提供一种半导体装置，其形成于半导体基板，所述半导体装置具有：有源区域，其设置有开关元件，所述开关元件具有与高压电路电连接的第一电极
、
与低压电路电连接的第二电极
、
以及由第一导电类型的多晶硅构成的栅极配线，所述栅极配线控制所述第一电极与所述第二电极之间的电流；以及二极管区域，其设置有由第一导电类型的多晶硅和第二导电类型的多晶硅串联连接而成的二极管，所述二极管区域
具有与所述开关元件的所述第一电极同电位的第一端，以及与所述开关元件的所述栅极配线电连接的第二端，所述二极管区域位于所述有源区域的外周；所述栅极配线的电阻值小于所述二极管区域的所述二极管的第一导电类型的多晶硅的电阻值
。
[0010]在至少一个实施例中，所述二极管区域包括并联连接的两个以上的二极管组，各所述二极管组包围所述有源区域的至少一部分，所述栅极配线的至少一部分为多晶硅图形，所述多晶硅图形包括：多个第一部分；多个第二部分，其沿与所述第一部分延伸的方向交叉的方向延伸，所述第一部分和所述第二部分分别与所述二极管区域的所述第二端连接
。
[0011]在至少一个实施例中，所述栅极配线的掺杂浓度大于所述二极管区域的所述二极管的第一导电类型的多晶硅的掺杂浓度
。
[0012]根据本申请实施例的第二方面，提供一种半导体装置的制造方法，所述半导体装置形成于半导体基板，所述制造方法包括：形成有源区域，所述有源区域设置有开关元件，所述开关元件具有与高压电路电连接的第一电极
、
与低压电路电连接的第二电极以及由第一导电类型的多晶硅构成的栅极配线，所述栅极配线控制所述第一电极与所述第二电极之间的电流；以及形成二极管区域，所述二极管区域设置有由第一导电类型的多晶硅和第二导电类型的多晶硅串联连接而成的二极管，所述二极管区域具有与所述开关元件的所述第一电极同电位的第一端，以及与所述开关元件的所述栅极配线电连接的第二端，所述二极管区域位于所述有源区域的外周；其中，使所述栅极配线的电阻值小于所述二极管区域的所述二极管的第一导电类型的多晶硅的电阻值
。
[0013]在至少一个实施例中，在形成所述二极管区域的步骤中，形成并联连接的两个以上的二极管组，使各所述二极管组包围所述有源区域的至少一部分，在形成所述栅极配线的步骤中，形成多晶硅图形，其中，形成所述多晶硅图形的多个第一部分，沿与所述第一部分延伸的方向交叉的方向延伸形成所述多晶硅图形的多个第二部分，使所述第一部分和所述第二部分分别与所述二极管区域的第二端连接
。
[0014]在至少一个实施例中，在所述制造方法中，使所述栅极配线的掺杂浓度大于所述二极管区域的所述二极管的第一导电类型的多晶硅的掺杂浓度
。
[0015]根据本申请实施例的第三方面，提供一种电子设备，包括第一方面的实施例所述的半导体装置
。
[0016]本申请实施例的有益效果之一在于：通过使栅极配线的电阻值小于二极管区域的二极管的第一导电类型的多晶硅的电阻值，能够抑制经过栅极配线的输入信号的降低，从而减小输入信号的传递偏差，进而减小在开关元件的面内的发射极电流密度的偏差，由此增加半导体装置的浪涌耐量
。
[0017]参照后文的说明和附图，详细公开了本申请的特定实施方式，指明了本申请的原理可以被采用的方式
。
应该理解，本申请的实施方式在范围上并不因而受到限制
。
在所附权利要求的条款的范围内，本申请的实施方式包括许多改变
、
修改和等同
。
[0018]针对一种实施方式描述和
/
或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征
。
[0019]应该强调，术语“包括
/
包含”在本文使用时指特征
、
整件
、
步骤或组件的存在，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种半导体装置，其形成于半导体基板，其特征在于，所述半导体装置具有：有源区域，其设置有开关元件，所述开关元件具有与高压电路电连接的第一电极
、
与低压电路电连接的第二电极
、
以及由第一导电类型的多晶硅构成的栅极配线，所述栅极配线控制所述第一电极与所述第二电极之间的电流；以及二极管区域，其设置有由第一导电类型的多晶硅和第二导电类型的多晶硅串联连接而成的二极管，所述二极管区域具有与所述开关元件的所述第一电极同电位的第一端，以及与所述开关元件的所述栅极配线电连接的第二端，所述二极管区域位于所述有源区域的外周；所述栅极配线的电阻值小于所述二极管区域的所述二极管的第一导电类型的多晶硅的电阻值
。2.
根据权利要求1所述的半导体装置，其特征在于，所述二极管区域包括并联连接的两个以上的二极管组，各所述二极管组包围所述有源区域的至少一部分，所述栅极配线的至少一部分为多晶硅图形，所述多晶硅图形包括：多个第一部分；多个第二部分，其沿与所述第一部分延伸的方向交叉的方向延伸，所述第一部分和所述第二部分分别与所述二极管区域的所述第二端连接
。3.
根据权利要求1所述的半导体装置，其特征在于，所述栅极配线的掺杂浓度大于所述二极管区域的所述二极管的第一导电类型的多晶硅的掺杂浓度
。4.
一种半导体装置的制造方法，所述半导体装置形成于半导体基板，其特征在于，所述制造方法包括...

【专利技术属性】
技术研发人员：石井孝明，
申请(专利权)人：三垦电气株式会社，
类型：发明
国别省市：