一种电子封装结构及其制备方法技术

本发明专利技术提供一种电子封装结构及其制备方法，所述方法至少包括：首先，制备硅连接体结构；然后，将至少一个芯片焊接至所述硅连接体结构上；接着，在所述芯片的侧壁沉积粘附膜；最后，在所述硅连接体结构表面形成包裹所述芯片和所述粘附膜的填充层

【技术实现步骤摘要】
一种电子封装结构及其制备方法


[0001]本专利技术涉及半导体封装
，特别是涉及一种电子封装结构及其制备方法
。

技术介绍

[0002]更低成本
、
更可靠
、
更快及更高密度的电路是集成电路封装追求的目标
。
在未来，集成电路封装将通过不断减小最小特征尺寸来提高各种电子元器件的集成密度
。
目前，先进的封装方法包括：晶圆片级芯片规模封装
(Wafer Level Chip Scale Packaging
，
WLCSP)
，扇出型晶圆级封装
(Fan Out Wafer Level Package
，
FOWLP)
，倒装芯片
(FliChip)
，叠层封装
(Package on Package
，
POP)
等等
。
[0003]随着封装互连密度的增加和封装厚度的进一步降低，如硅通孔
(through silicon via
，
TSV)、2.5D
连接体
(interposer)、3DIC
等技术也被引入
。
其中，提出了一种封装结构，是利用硅连接体
(interposer)
，将多片芯片
(die)
组装到硅连接体
(interposer)
上，芯片周围
、
及硅连接体和芯片之间填充有填充层
(underfill)。
但是，发现填充层与芯片之间会出现严重的分层现象，时间长了，填充层甚至会发生剥离，无法保护芯片及芯片与硅连接体之间的金属连接结构
。
[0004]因此，提供一种可以提高填充层与芯片之间粘附性的电子封装结构及其制备方法是本领域技术人员需要解决的课题
。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种电子封装结构及其制备方法，用于解决现有技术中填充层与芯片之间出现分层的问题
。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种电子封装结构的制备方法，所述制备方法至少包括：
[0007]1)
制备硅连接体结构；
[0008]2)
将至少一个芯片焊接至所述硅连接体结构上；
[0009]3)
在所述芯片的侧壁沉积粘附膜；
[0010]4)
在所述硅连接体结构表面形成包裹所述芯片和所述粘附膜的填充层
。
[0011]可选地，所述步骤
1)
中，制备所述硅连接体结构的步骤包括：
[0012]提供硅基底，于所述硅基底中形成通孔，在所述通孔中填充金属材料形成金属柱；
[0013]在所述硅基底的正面和背面形成与所述金属柱连接的重新布线层，其中，背面的所述重新布线层连接至玻璃衬底，正面的所述重新布线层与所述芯片焊接
。
[0014]可选地，所述芯片的焊接面具有介质层，所述介质层表面形成有所述芯片电连的第一凸焊点，所述硅基底正面的重新布线层包括布线介质层和位于所述布线介质层内且与所述金属柱连接的金属布线层，所述布线介质层表面形成有与所述金属布线层电连的第二凸焊点，正面的所述重新布线层与所述芯片通过所述第二凸焊点和所述第一凸焊点焊接
。
[0015]可选地，所述粘附膜还沉积于所述芯片的表面
。
[0016]可选地，通过化学气相沉积工艺在所述芯片的侧壁沉积所述粘附膜
。
[0017]可选地，所述粘附膜的材料包括
TEOS。
[0018]可选地，所述粘附膜的厚度介于
0.5um
～
1.5um
之间
。
[0019]可选地，所述填充层的材料包括聚酰亚胺
、
硅胶以及环氧树脂中的一种或多种
。
[0020]本专利技术还提供一种电子封装结构，所述电子封装结构至少包括：
[0021]硅连接体结构；
[0022]至少一个芯片，焊接在所述硅连接体结构上；
[0023]粘附膜，沉积在所述芯片的侧壁；
[0024]填充层，形成在所述硅连接体结构表面并包裹所述芯片和所述粘附膜
。
[0025]可选地，所述硅连接体结构包括：
[0026]硅基底；
[0027]通孔，形成于所述硅基底中；
[0028]金属柱，填充于所述通孔中；
[0029]重新布线层，形成在所述硅基底的正面和背面且与所述金属柱连接，其中，背面的所述重新布线层连接至玻璃衬底，正面的所述重新布线层与所述芯片焊接
。
[0030]可选地，所述芯片的焊接面具有介质层，所述介质层表面形成有所述芯片电连的第一凸焊点，所述硅基底正面的重新布线层包括布线介质层和位于所述布线介质层内且与所述金属柱连接的金属布线层，所述布线介质层表面形成有与所述金属布线层电连的第二凸焊点，正面的所述重新布线层与所述芯片通过所述第二凸焊点和所述第一凸焊点焊接
。
[0031]可选地，所述粘附膜还沉积于所述芯片的表面
。
[0032]可选地，所述粘附膜的材料包括
TEOS。
[0033]可选地，所述粘附膜的厚度介于
0.5um
～
1.5um
之间
。
[0034]可选地，所述填充层的材料包括聚酰亚胺
、
硅胶以及环氧树脂中的一种或多种
。
[0035]如上所述，本专利技术的电子封装结构及其制备方法，包括：首先，制备硅连接体结构；然后，将至少一个芯片焊接至所述硅连接体结构上；接着，在所述芯片的侧壁沉积粘附膜；最后，在所述硅连接体结构表面形成包裹所述芯片和所述粘附膜的填充层
。
本专利技术在芯片和所述填充层的接触界面上增加了粘附膜，可以在填充层和芯片之间提供更强的结合力，提高填充层的稳定性，防止剥离
。
附图说明
[0036]图1～图4为本专利技术电子封装结构的制备方法各个步骤呈现的结构示意图
。
其中，图4为本专利技术电子封装结构的整体示意图
。
[0037]元件标号说明
[0038]1硅连接体结构
[0039]101
硅基底
[0040]102
通孔
[0041]103
金属柱
[0042]104、105
布线介质层
[0043]2玻璃衬底
[0044]3第一凸焊点
[0045]4芯片
[0046]5介质层
[0047]6第二凸焊点
[0048]7粘附膜
[0049]8填充层
具体实施方式
[0050]以下通过特定的具体实例说明本专利技术本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种电子封装结构的制备方法，其特征在于，所述制备方法至少包括：
1)
制备硅连接体结构；
2)
将至少一个芯片焊接至所述硅连接体结构上；
3)
在所述芯片的侧壁沉积粘附膜；
4)
在所述硅连接体结构表面形成包裹所述芯片和所述粘附膜的填充层
。2.
根据权利要求1所述的电子封装结构的制备方法，其特征在于：所述步骤
1)
中，制备所述硅连接体结构的步骤包括：提供硅基底，于所述硅基底中形成通孔，在所述通孔中填充金属材料形成金属柱；在所述硅基底的正面和背面形成与所述金属柱连接的重新布线层，其中，背面的所述重新布线层连接至玻璃衬底，正面的所述重新布线层与所述芯片焊接
。3.
根据权利要求2所述的电子封装结构的制备方法，其特征在于：所述芯片的焊接面具有介质层，所述介质层表面形成有所述芯片电连的第一凸焊点，所述硅基底正面的重新布线层包括布线介质层和位于所述布线介质层内且与所述金属柱连接的金属布线层，所述布线介质层表面形成有与所述金属布线层电连的第二凸焊点，正面的所述重新布线层与所述芯片通过所述第二凸焊点和所述第一凸焊点焊接
。4.
根据权利要求1所述的电子封装结构的制备方法，其特征在于：所述粘附膜还沉积于所述芯片的表面
。5.
根据权利要求1所述的电子封装结构的制备方法，其特征在于：通过化学气相沉积工艺在所述芯片的侧壁沉积所述粘附膜
。6.
根据权利要求1所述的电子封装结构的制备方法，其特征在于：所述粘附膜的材料包括
TEOS。7.
根据权利要求1所述的电子封装结构的制备方法，其特征在于：所述粘附膜的厚度介于
0.5um
～
1.5um
之间
。8.

【专利技术属性】
技术研发人员：瞿宏宇，潘远杰，周祖源，
申请(专利权)人：盛合晶微半导体江阴有限公司，
类型：发明
国别省市：