一种区域约束的方法及装置制造方法及图纸

本申请实施例公开了一种区域约束的方法，其特征在于，包括：获取至少一个第一目标数量和第三目标数量；根据所述至少一个第一目标数量，生成与各个第一目标对象对应的各个第一目标区域，根据所述第三目标数量，生成与所述第三目标对象对应的第三目标区域，所述第三目标区域位于除去所述第一目标区域后所述FPGA芯片的剩余区域。由此，通过生成目标区域约束逻辑单元，提高了后续绕线过程中FPGA芯片上各个逻辑单元的绕线成功率，提高了设计在芯片上的性能。性能。性能。

【技术实现步骤摘要】
一种区域约束的方法及装置


[0001]本专利技术涉及现场可编程门阵列(field programmable gate array，简称FPGA)
尤其涉及一种区域约束的方法及装置。

技术介绍

[0002]目前，在电子设计自动化(electronics design automation，简称EDA)工程中经常出现布局失败的情况。布局失败往往与数据流息息相关。数据流分为两种类型，其中一种类型为与FPGA芯片上的输入/输出(input/output，简称I/O)接口关联的数据流，另一种类型为FPGA芯片上的时钟驱动的数据流。无论是哪种数据流类型，若不对与I/O接口和时钟关联的逻辑单元或FPGA芯片驱动的逻辑单元进行区域约束，则会导致绕线成功率降低。
[0003]因此，如何提高绕线成功率成为亟待解决的技术问题。

技术实现思路

[0004]本申请提出一种区域约束的方法及装置。
[0005]第一方面，本申请提出一种区域约束的方法，包括：
[0006]获取至少一个第一目标数量，所述至少一个第一目标数量中的各个目标数量分别为与现场可编程门阵列FPGA芯片上的各个第一目标对象对应的第一逻辑单元的数量，所述第一目标对象包括至少一组输入/输出I/O接口；
[0007]获取至少一个第二目标数量，所述第二目标数量为与所述现场可编程门阵列FPGA芯片上的各个第二目标对象对应的第二逻辑单元的数量，所述第二目标对象包括至少一个时钟，所述逻辑单元为所述现场可编程门阵列FPGA芯片上的元器件；<br/>[0008]确定对应于所述第二目标数量最多的所述第二目标对象为第三目标对象，所述第三目标对象对应的所述第二目标数量为第三目标数量；
[0009]根据所述至少一个第一目标数量，生成与各个第一目标对象对应的各个第一目标区域，所述各个第一目标区域分别存放所述与各个第一目标对象对应的逻辑单元；
[0010]根据所述第三目标数量，生成与所述第三目标对象对应的第三目标区域，所述第三目标区域位于除去所述第一目标区域后所述现场可编程门阵列FPGA芯片的剩余区域。
[0011]在一种可能的实现中，所述第一目标区域和第三目标区域的大小分别由与其对应的各个所述第一目标数量和第三目标数量确定。
[0012]在一种可能的实现中，所述第一目标区域和第三目标区域所能存放的逻辑单元的数量分别为第一目标对象和第三目标对象对应的逻辑单元的数量的M倍，M大于或等于1。
[0013]在一种可能的实现中，所述第一目标对象对应的各个第一目标区域的长度分别与所述至少一组输入/输出I/O接口中的各个输入/输出I/O接口的长度总和相等。
[0014]第二方面，本申请实施例提出一种区域约束的装置，包括：
[0015]收发单元，用于获取至少一个第一目标数量，所述至少一个第一目标数量中的各个目标数量分别为与现场可编程门阵列FPGA芯片上的各个第一目标对象对应的第一逻辑
单元的数量，所述第一目标对象包括至少一组输入/输出I/O接口；获取至少一个第二目标数量，所述第二目标数量为与所述现场可编程门阵列FPGA芯片上的各个第二目标对象对应的第二逻辑单元的数量，所述第二目标对象包括至少一个时钟，所述逻辑单元为所述现场可编程门阵列FPGA芯片上的元器件；确定对应于所述第二目标数量最多的所述第二目标对象为第三目标对象，所述第三目标对象对应的所述第二目标数量为第三目标数量；
[0016]处理单元，用于根据所述至少一个第一目标数量，生成与各个第一目标对象对应的各个第一目标区域，所述各个第一目标区域分别存放所述与各个第一目标对象对应的逻辑单元；根据所述第三目标数量，生成与所述第三目标对象对应的第三目标区域，所述第三目标区域位于除去所述第一目标区域后所述现场可编程门阵列FPGA芯片的剩余区域。
[0017]第三方面，本申请实施例提出一种区域约束的装置，包括至少一个处理器，所述处理器用于执行存储器中存储的指令，当所述程序被执行时，使得所述装置执行：
[0018]如第一方面及其各种可能的实现中的方法。
[0019]在一种可能的实现中，该装置还包括上述存储器。可选的，处理器和存储器可以集成在一起。
[0020]另一种可能的实现中，上述存储器设置在该装置之外。
[0021]第四方面，本申请实施例提出一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器执行时，如第一方面及其各种可能的实现中的方法被执行。
[0022]由上述技术方案可知，本申请技术方案通过生成目标区域约束逻辑单元，提高了后续绕线过程中FPGA芯片上各个逻辑单元的绕线成功率，提高了EDA设计在FPGA芯片上的性能。
附图说明
[0023]为了更清楚地说明本申请实施例或一种可能的实现中的技术方案，下面将对实施例或一种可能的实现中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些图获得其他的附图。
[0024]图1为本申请实施例提供的一种FPGA区域结构示意图；
[0025]图2为本申请实施例提供的一种区域约束的方法的流程示意图；
[0026]图3为本申请实施例提供的生成目标区域约束逻辑单元的示意图；
[0027]图4为本申请实施例提供的一种区域约束的装置的结构示意图；
[0028]图5为本申请实施例提供的一种区域约束的装置的结构示意图。
具体实施方式
[0029]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。以下实施例仅用于更加清楚地说明本申请的技术方案，而不能以此来限制本申请的保护范围。
[0030]需要说明的是，本申请中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三
种情况。在本申请实施例中，“示例性的”、“举例来说”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”、“举例来说”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。在本申请实施例的描述中，除非另有说明，“多个”的含义是指两个或两个以上。
[0031]现场可编程门阵列中电子设计自动化设计流程，是将一个电路的高级描述转换为可配置的比特流的过程，包括综合、工艺映射、布局、布线和编程下载五个子过程，综合针对给定的电路实现功能和实现此电路的约束条件如速度、功耗等，通过计算机进行优化处理获得一个能满足上述要求的电路设计方案，综合的过程也就是设计目标的优化过程，其结果是以门级网表形式表示的一个硬件电路的实现。之后由映射过程将网表中的逻辑门映射成物理元素，即映射到可编程逻辑阵列内的可配置逻辑块、输入输出块及其它资源。...

【技术保护点】

【技术特征摘要】
1.一种区域约束的方法，其特征在于，包括：获取至少一个第一目标数量，所述至少一个第一目标数量中的各个目标数量分别为与现场可编程门阵列FPGA芯片上的各个第一目标对象对应的第一逻辑单元的数量，所述第一目标对象包括至少一组输入/输出I/O接口；获取至少一个第二目标数量，所述第二目标数量为与所述现场可编程门阵列FPGA芯片上的各个第二目标对象对应的第二逻辑单元的数量，所述第二目标对象包括至少一个时钟，所述逻辑单元为所述现场可编程门阵列FPGA芯片上的元器件；确定对应于所述第二目标数量最多的所述第二目标对象为第三目标对象，所述第三目标对象对应的所述第二目标数量为第三目标数量；根据所述至少一个第一目标数量，生成与各个第一目标对象对应的各个第一目标区域，所述各个第一目标区域分别存放所述与各个第一目标对象对应的逻辑单元；根据所述第三目标数量，生成与所述第三目标对象对应的第三目标区域，所述第三目标区域位于除去所述第一目标区域后所述现场可编程门阵列FPGA芯片的剩余区域。2.根据权利要求1所述的方法，其特征在于，所述第一目标区域和第三目标区域的大小分别由与其对应的各个所述第一目标数量和第三目标数量确定。3.根据权利要求2所述的方法，其特征在于，所述第一目标区域和第三目标区域所能存放的逻辑单元的数量分别为第一目标对象和第三目标对象对应的逻辑单元的数量的M倍，M大于或等于1。4.根据权利要求1所述的方法，其特征在于，所述第一目标对象对应的各个第一目标区域的长度分别与所述至少一组输入/输出I/...

【专利技术属性】
技术研发人员：靳松，刘桂林，王海力，
申请(专利权)人：京微齐力北京科技股份有限公司，
类型：发明
国别省市：