一种基于ＴＤＭＰ的高速可配置ＱＣ－ＬＤＰＣ码解码器制造技术

本发明专利技术属于无线通信和微电子技术领域，具体为基于ＴＤＭＰ的高速可配置ＱＣ－ＬＤＰＣ解码器。该解码器采用对称四级流水线、行块和列块交织、非零子矩阵重排序、和值寄存器堆奇偶集划分，横向更新和纵向更新按行序串行扫描，每个时钟周期各处理一个非零子矩阵等技术措施。横向更新和纵向更新完全交叠；和值寄存器堆不仅存储变量节点的和值，还存储两相之间传递的暂态外信息。解码器采用相对偏移量置换网络，只对读取的和值进行循环移位。通过一种独特的提前终止策略，可以节省半次到一次迭代周期。本发明专利技术解码器架构可以非常灵活地应用到任何形式的规则、非规则ＱＣ－ＬＤＰＣ码。

【技术实现步骤摘要】

本专利技术属于无线通信和微电子
，具体涉及一种基于TDMP的高速可配置 QC-LDPC码解码器，可以应用于一些解码吞吐量要求小于300兆比特每秒(Mb/s)的一般高 速系统。
技术介绍
因为其优异的纠错性能和很好的部分并行解码器结构，准循环低密度奇偶校验码 (QC-LDPC,Quasi-Cyclic Low-Density Parity-Check Codes)被广泛地应用到数字广播及 通信领域中，诸如 DVB-S2、IEEE 802. lln (Wireless LAN)、IEEE 802. 16e (WiMAX), DTMB 和 CMMB等系统。在所有QC-LDPC码解码算法中，归一化最小和(Normalized Min-Sum)解码算法和 基于Turbo码信息传递的(Turbo-Decoding Message-Passing)解码算法被广泛采用。前 者解码复杂度最低，能最大限度的降低保存中间信息的存储器资源；后者能够最大限度的 提高解码收敛速度，进一步提高解码吞吐量。在所有QC-LDPC码解码器结构中，部分并行解码器结构，折中考虑芯片面积和吞 吐量，获得了高速发展。各种并行度的解码器层出不穷。假设M表示基矩阵的行块数；N表 示基矩阵的列块数；b表示基矩阵的扩展因子；t表示基矩阵中非零子矩阵的个数。对于 QC-LDPC码(M，N，b，t)，典型的部分并行度有M、N和b。随着现代通信广播系统向着高数据吞吐率、大容量、高可靠性的方向发展，以及标 准层出不穷和多样化，一种可以兼容多标准的高速可配置QC-LDPC解码器硬件结构成为大 势所趋。同时随着无线通信广播的高速发展，以及便携式移动终端用户群不断扩大，低功耗 实现尤为重要。
技术实现思路
本专利技术的目的在于提供一种芯片的吞吐量大，功耗低，并可节省硬件资源的基于 TDMPQC-LDPC码解码器。本专利技术要解决如下一些技术问题横向更新和纵向更新完全交叠以提高吞吐量。对于传统的两相迭代解码算法，横 向更新和纵向更新交替进行。本专利技术在避免了存储器访问冲突的情况下，两相完全交叠，吞 吐量可以提高两倍。和值寄存器堆奇偶集划分以提高存储器读写频率。两相完全交叠，存储器必须提 高读写访问速率。在采用同一时钟的同步系统中，只能通过增加存储器端口达到此目的。但 对于非规则的QC-LDPC码(M，N, b，t)，需要通过矩阵变换避免存储器访问冲突。和值寄存器堆还存储两相之间传递的外信息以降低存储器器资源。在本专利技术中， 和值寄存器堆不仅存储变量节点和值，还存储两相之间传递的外信息。这样可以省掉一块 很大的同步FIFO。横向更新采用相对偏移量置换网络以降低硬件资源。传统的解码器设计，横向更 新和纵向更新都需要一个绝对偏移量置换网路。对于很大的扩展因子b，两个置换网络需要 大量的硬件资源。本设计只需要一个置换网络，对横向更新所需的和值进行相对偏移量置 换，而纵向更新后的和值无需进行反置换。解码结构灵活，具有很好的可配置性。本设计采用行序串行扫描方法，同一行块的 纵向更新紧随横向更新。该解码器结构无需较大的改动，就能够移植到其它任何规则或者 非规则的QC-LDPC码(M，N, b, t)中。本专利技术提供的基于TDMP两相完全交叠的QC-LDPC码解码器，如图2所示，由主控 制器、只读存储器、输入和输出缓存寄存器堆、交织和解交织器、变量节点和值寄存器堆、校 验节点信息组件寄存器堆、旁路和交叉控制器、置换器(即可配置相对偏移量置换网络)、 恢复器(包括恢复器阵列A和恢复器阵列B)、加法器、奇偶校验器、横向更新处理器和纵向 更新处理器组成。该解码器横向更新和纵向更新并行度都是b，b为子矩阵扩展因子。该解 码器的数据流向如下先前的变量节点和值从和值寄存器堆取出，经过旁路和交叉控制器，再经过一个 独立可配置相对偏移量置换网络；同时，恢复器阵列A从校验节点信息组件寄存器堆恢复 先前的自信息；所有置换后的和值和恢复得到的自信息进入96个加法器所组成的阵列；计 算结果作为外信息，一方面暂时保存到和值寄存器堆中，另一方面输入到96个横向更新处 理器，更新校验节点信息组件；当一个行块的横向更新完成之后，更新之后的信息组件回写 到信息组件寄存器堆；同时送入恢复器阵列B恢复更新之后的自信息；所有恢复得到的自 信息和从和值寄存器堆读取的外信息送入96个纵向更新处理器，更新变量节点和值，最后 写入和值寄存器堆。本专利技术中，输入数据流和输出比特流需要经过特殊处理。输入数据流先按原序写 入输入缓存寄存器堆，然后经过列块交织进行和值寄存器堆初始化。输出比特流经过列块 解交织写入输出缓存寄存器堆，然后输出到下一级。本专利技术中，QC-LDPC解码器采用优化的TDMP解码算法，即用归一化最小和解码算 法替换TDMP算法中的软输入软输出引擎，其解码步骤如下步骤1 按自然顺序存储从信道接收过来的本征信息到输入缓存寄存器堆中；步骤2 按交织顺序从输入缓存寄存器堆读出本征信息(通过地址映射完成列块 交织)，初始化变量节点和值寄存器堆；步骤3 按行序每次扫描一个非零子矩阵，读取相应变量节点和值(一个列块)和 相应校验节点信息组件(一个行块)；步骤4 通过一个相对偏移量置换网络对和值进行循环移位，同时通过一个恢复 器阵列从信息组件恢复自信息，最后计算外信息(移位后的和值减去恢复得到的自信息)。步骤5 写外信息、更新校验节点信息组件、做奇偶校验等等，如果所有行块都满 足奇偶校验或者达到最大迭代次数，转入步骤9 ；步骤6 按行序重新每次扫描一个非零子矩阵，从和值寄存器堆读取相应外信息 (一个列块)，同时通过一个恢复器阵列恢复更新后的自信息；步骤7 更新变量节点和值和硬判决；步骤8 写回更新后的和值，转入步骤3 ；步骤9 硬判决结果从置换网络送入输出缓存寄存器堆，通过地址解映射完成列 块解交织；步骤10 从输出缓存寄存器堆输出解码结果，解码结束；其中，步骤3、4和5属于横向更新过程；步骤6、7和8属于纵向更新过程。一次子 迭代按照步骤3、4、5、6、7和8完成一个行块更新；一次迭代按照步骤3、4、5、6、7和8完成 所有行块更新。本专利技术中，解码器采用对称四级流水线(Symmetrical Four-Stage Pipelining) 结构以提高吞吐量和帮助解决和值寄存器堆访问冲突。横向更新采用三级流水线 (Three-StagePipelining)流水线1 读取变量节点和值和校验节点信息组件(Rd)；流水线2 置换和值、恢复自信息和计算外信息；流水线3 写入暂态外信息、更新校验节点信息组件和奇偶校验(Wr)。纵向更新同样采用三级流水线(Three-Stage Pipelining)流水线1 读取暂态外信息和恢复更新后的自信息(Rd)；流水线2 更新变量节点和值以及硬判决；流水线3 回写更新后的和值(Wr)。对于横向更新和纵向更新，第一级流水都是存储器读操作；第三级流水都是存储 器写操作。使用双口和值寄存器堆(Two-Port Register File)，第一级流水和第三级流水 可以互相交叠。因此，整个解码流程采用的是对称的四级流水线结构。对于同一存储器地 址，写操作始终发生在读操作两个时钟周期之后。对称性带来的好处是只需解决存本文档来自技高网...

【技术保护点】
一种基于ＴＤＭＰ高速可配置的ＱＣ－ＬＤＰＣ码解码器，其特征在于由主控制器、只读存储器、输入缓存寄存器堆和输出缓存寄存器堆、交织器和解交织器、变量节点和值寄存器堆、校验节点信息组件寄存器堆、旁路和交叉控制器、可配置相对偏移量置换网络、恢复器、加法器、奇偶校验器、横向更新处理器和纵向更新处理器组成，恢复器包括恢复器Ａ和恢复器Ｂ，该解码器横向更新和纵向更新并行度都是ｂ，ｂ为子矩阵扩展因子；该解码器的数据流向如下：先前的变量节点和值从和值寄存器堆取出，经过旁路和交叉控制器，再经过一个独立可配置相对偏移量置换网络；同时，恢复器阵列Ａ从校验节点信息组件寄存器堆恢复先前的自信息；所有置换后的和值和恢复得到的自信息进入９６个加法器所组成的阵列；计算结果作为外信息，一方面暂时保存到和值寄存器堆中，另一方面输入到９６个横向更新处理器，更新校验节点信息组件；当一个行块的横向更新完成之后，更新之后的信息组件回写到信息组件寄存器堆；同时送入恢复器阵列Ｂ恢复更新之后的自信息；所有恢复得到的自信息和从和值寄存器堆读取的外信息送入９６个纵向更新处理器，更新变量节点和值，最后写入和值寄存器堆。

【技术特征摘要】

【专利技术属性】
技术研发人员：向波，鲍丹，黄双渠，曾晓洋，
申请(专利权)人：复旦大学，
类型：发明
国别省市：31[中国|上海]