半导体存储器件和包括该半导体存储器件的电子系统技术方案

提供了半导体存储器件和包括该半导体存储器件的电子系统。所述半导体存储器件包括外围电路结构和在所述外围电路结构上的单元结构。所述单元结构包括：单元基板，其包括面向所述外围电路结构的第一表面和与所述第一表面相反的第二表面并且具有第一导电类型；栅电极，其位于所述单元基板的所述第一表面上；沟道结构，其与所述栅电极相交并且连接到所述单元基板；第一杂质区域，其与所述第二表面相邻地位于所述单元基板中并且具有第二导电类型；以及第二杂质区域，其位于所述单元基板中并且与所述第一杂质区域间隔开，所述第二杂质区域具有所述第一导电类型并且杂质浓度比所述单元基板的杂质浓度高。元基板的杂质浓度高。元基板的杂质浓度高。

【技术实现步骤摘要】
半导体存储器件和包括该半导体存储器件的电子系统
[0001]相关申请的交叉引用
[0002]本申请要求于2022年5月12日在韩国知识产权局提交的韩国专利申请No.10
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2022
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0058190的优先权，该韩国专利申请的公开内容通过引用整体地并入本文。


[0003]本公开涉及一种半导体存储器件、一种制作该半导体存储器件的方法、以及一种包括该半导体存储器件的电子系统。更具体地，本公开涉及一种包括沿三个维度布置的存储单元的半导体存储器件、一种制作该半导体存储器件的方法、以及一种包括该半导体存储器件的电子系统。

技术介绍

[0004]正在对增加半导体存储器件的数据存储容量的方法进行研究。例如，已经提出了包括沿三个维度布置的存储单元的半导体存储器件。

技术实现思路

[0005]本公开的各方面提供了一种具有增强的擦除控制性能的半导体存储器件。
[0006]本公开的各方面还提供了一种包括具有增强的擦除控制性能的半导体存储器件的电子系统。
[0007]本公开的各方面还提供了一种制作具有增强的擦除控制性能的半导体存储器件的方法。
[0008]然而，本公开的各方面不局限于本文阐述的那些方面。通过参考在下面给出的本公开的详细描述，本公开的上述和其他方面对于本公开所属领域的普通技术人员而言将变得更清楚。
[0009]根据本公开的一方面，提供了一种半导体存储器件，所述半导体存储器件包括：外围电路结构；以及单元结构，所述单元结构堆叠在所述外围电路结构上，其中，所述单元结构包括：单元基板，所述单元基板包括面向所述外围电路结构的第一表面和与所述第一表面相反的第二表面，所述单元基板具有第一导电类型；多个栅电极，所述多个栅电极堆叠(例如，顺序地堆叠)在所述单元基板的所述第一表面上；沟道结构，所述沟道结构与所述多个栅电极相交并且连接到(例如，电连接到)所述单元基板；第一杂质区域，所述第一杂质区域与所述第二表面相邻地位于所述单元基板中，所述第一杂质区域具有与所述第一导电类型不同的第二导电类型；以及第二杂质区域，所述第二杂质区域位于所述单元基板中并且与所述第一杂质区域间隔开，所述第二杂质区域具有所述第一导电类型并且杂质浓度比所述单元基板的杂质浓度高。在一些实施例中，所述沟道结构包括所述多个栅电极中的一部分。
[0010]根据本公开的另一方面，提供了一种半导体存储器件，所述半导体存储器件包括外围电路结构和堆叠在所述外围电路结构上的单元结构，所述外围电路结构包括：外围电
路板；外围电路元件，所述外围电路元件位于所述外围电路板上；以及外围电路互连结构，所述外围电路互连结构电连接到所述外围电路元件，并且所述单元结构包括：P型单元基板，所述P型单元基板包括面向所述外围电路结构的第一表面和与所述第一表面相反的第二表面；模制结构，所述模制结构包括堆叠(例如，顺序地堆叠)在所述单元基板的所述第一表面上的多个栅电极；多个沟道结构，所述多个沟道结构中的每一个沟道结构在垂直方向上延伸，穿透所述模制结构，并且连接到(例如，电连接到)所述单元基板；位线，所述位线连接到(例如，电连接到)所述沟道结构并且位于所述外围电路结构与所述模制结构之间；多个栅极接触，所述多个栅极接触分别连接到(例如，电连接到)所述多个栅电极并且位于所述模制结构上；单元互连结构，所述单元互连结构电连接到所述位线和所述多个栅极接触，所述单元互连结构接触(例如，接合到)所述外围电路互连结构；N型第一杂质区域，所述N型第一杂质区域在所述垂直方向上与所述多个沟道结构交叠，与所述第二表面相邻地位于所述单元基板中；以及P型第二杂质区域，在平面图中所述P型第二杂质区域围绕所述第一杂质区域的至少一部分(例如，在所述第一杂质区域的至少一部分周围延伸)，位于所述单元基板中，所述P型第二杂质区域的杂质浓度高于所述单元基板的杂质浓度。
[0011]根据本公开的再一方面，提供了一种电子系统，所述电子系统包括：主基板；半导体存储器件，所述半导体存储器件位于所述主基板上并且包括外围电路结构和堆叠在所述外围电路结构上的单元结构；以及控制器，所述控制器电连接到所述半导体存储器件并且位于所述主基板上，其中，所述单元结构包括：单元基板，所述单元基板包括面向所述外围电路结构的第一表面和与所述第一表面相反的第二表面，所述单元基板具有第一导电类型；多个栅电极，所述多个栅电极堆叠(例如，顺序地堆叠)在所述单元基板的所述第一表面上；沟道结构，所述沟道结构与所述多个栅电极相交并且连接到(例如，电连接到)所述单元基板；第一杂质区域，所述第一杂质区域与所述单元基板的所述第二表面相邻地位于所述单元基板中，所述第一杂质区域具有与所述第一导电类型不同的第二导电类型；以及第二杂质区域，所述第二杂质区域位于所述单元基板中并且与所述第一杂质区域间隔开，所述第二杂质区域具有所述第一导电类型并且杂质浓度比所述单元基板的杂质浓度高。在一些实施例中，所述沟道结构包括所述多个栅电极中的一部分。
[0012]根据本公开的再一方面，提供了一种制作半导体存储器件的方法。所述方法包括：提供单元基板，所述单元基板具有第一导电类型并且包括第一表面和与所述第一表面相反的第二表面；形成模制结构，所述模制结构包括堆叠(例如，顺序地堆叠)在所述单元基板的所述第一表面上的多个栅电极；形成沟道结构，所述沟道结构与所述多个栅电极相交并且连接到(例如，电连接到)所述单元基板；在所述模制结构上形成单元互连结构；在外围电路结构上提供(例如，接合)所述单元互连结构；在所述单元基板中形成第一杂质区域，其中，所述第一杂质区域具有与所述第一导电类型不同的第二导电类型并且与所述第二表面相邻；以及在所述单元基板中形成第二杂质区域，其中，所述第二杂质区域具有所述第一导电类型并且杂质浓度比所述单元基板的杂质浓度高，并且与所述第一杂质区域间隔开。在一些实施例中，所述沟道结构包括所述多个栅电极中的一部分。
[0013]根据本公开的另一方面，提供了一种制作半导体存储器件的方法。所述方法包括：形成模制结构，所述模制结构包括堆叠(例如，顺序地堆叠)在基底基板上的多个栅电极；形成沟道结构，所述沟道结构与所述多个栅电极相交并且连接到(例如，电连接到)所述基底
基板；通过去除所述基底基板的至少一部分来暴露所述沟道结构的端部；形成单元基板，所述单元基板连接到(例如，电连接到)所述沟道结构的所述端部并且具有第一导电类型，其中，所述单元基板包括在其上设置了所述模制结构的第一表面和与所述第一表面相反的第二表面；通过对所述单元基板的所述第二表面执行第一离子注入工艺来在所述单元基板中形成第一杂质区域，其中，所述第一杂质区域具有与所述第一导电类型不同的第二导电类型并且与所述第二表面相邻；通过对所述单元基板的所述第二表面执行第二离子注入工艺来在所述单元基板中形成第二杂质区域，其中，所述第二杂质区域具有所述第一导电类型并且杂质浓度比所述单元基板的杂质浓度高，并且与所述第二表面相邻；以及对所述单元基板的所述第二表面执行激光退火工艺。在一些实施例中，所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器件，所述半导体存储器件包括：外围电路结构；以及单元结构，所述单元结构位于所述外围电路结构上，其中，所述单元结构包括：单元基板，所述单元基板包括面向所述外围电路结构的第一表面和与所述第一表面相反的第二表面，所述单元基板具有第一导电类型；多个栅电极，所述多个栅电极堆叠在所述单元基板的所述第一表面上；沟道结构，所述沟道结构与所述多个栅电极相交并且电连接到所述单元基板；第一杂质区域，所述第一杂质区域与所述第二表面相邻地位于所述单元基板中，所述第一杂质区域具有与所述第一导电类型不同的第二导电类型；以及第二杂质区域，所述第二杂质区域位于所述单元基板中并且与所述第一杂质区域间隔开，所述第二杂质区域具有所述第一导电类型并且杂质浓度比所述单元基板的杂质浓度高。2.根据权利要求1所述的半导体存储器件，其中所述半导体存储器件包括单元阵列区域和扩展区域，所述沟道结构设置在所述单元阵列区域中，所述多个栅电极以阶梯形状堆叠在所述扩展区域中，所述第一杂质区域位于所述单元基板的位于所述单元阵列区域中的第一部分中，并且在平面图中所述第二杂质区域围绕所述第一杂质区域的至少一部分。3.根据权利要求2所述的半导体存储器件，其中，所述第二杂质区域位于所述单元基板的位于所述扩展区域中的第二部分中。4.根据权利要求1所述的半导体存储器件，其中，所述第二杂质区域与所述单元基板的所述第二表面相邻。5.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：源极板，所述源极板在所述单元基板的所述第二表面上并且在所述第一杂质区域上延伸；以及源极接触，所述源极接触电连接到所述源极板。6.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：擦除控制接触，所述擦除控制接触电连接到所述第二杂质区域并且位于所述单元基板的所述第二表面上。7.根据权利要求6所述的半导体存储器件，所述半导体存储器件还包括：导电焊盘，所述导电焊盘在所述单元基板的所述第二表面上并且在所述第二杂质区域上延伸，其中，所述擦除控制接触电连接到所述导电焊盘。8.根据权利要求1所述的半导体存储器件，其中，所述第一导电类型是P型，并且所述第二导电类型是N型。9.根据权利要求1所述的半导体存储器件，其中，所述沟道结构包括：半导体图案，所述半导体图案与所述多个栅电极相交并且电连接到所述单元基板；以及数据存储膜，所述数据存储膜介于所述半导体图案与所述多个栅电极之间。10.根据权利要求9所述的半导体存储器件，其中
所述半导体图案穿过所述单元基板的所述第一表面突出到所述单元基板中并且包括位于所述单元基板中的端部部分，并且所述数据存储膜位于所述单元基板的所述第一表面上。11.一种半导体存储器件，所述半导体存储器件包括外围电路结构和在所述外围电路结构上的单元结构，其中，所述外围电路结构包括：外围电路板；外围电路元件，所述外围电路元件位于所述外围电路板上；以及外围电路互连结构，所述外围电路互连结构电连接到所述外围电路元件，并且所述单元结构包括：单元基板，所述单元基板具有P型导电性并且包括面向所述外围电路结构的第一表面和与所述第一表面相反的第二表面；模制结构，所述模制结构包括堆叠在所述单元基板的所述第一表面上的多个栅电极；多个沟道结构...

【专利技术属性】
技术研发人员：崔茂林，成政泰，张允瑄，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：