射频前端电路制造技术

本实用新型专利技术公开一种射频前端电路。该射频前端电路，包括控制电路和射频开关电路，控制电路包括PMOS晶体管，控制电路被配置为向射频开关电路提供控制电压，控制射频开关电路导通；射频前端电路还包括电压调整电路，电压调整电路与PMOS晶体管的栅极相连，用于调整PMOS晶体管在导通状态下的栅极和源极之间的电压差，使电压差在目标压差范围内，既避免两者电压差过小，影响射频开关电路的性能，又可避免两者电压差过大，使得PMOS晶体管产生NBTI效应，从而达到兼顾控制电路和射频开关电路的性能，保障射频前端电路的整体性能和使用寿命。保障射频前端电路的整体性能和使用寿命。保障射频前端电路的整体性能和使用寿命。

【技术实现步骤摘要】
射频前端电路


[0001]本技术涉及半导体
，尤其涉及一种射频前端电路。

技术介绍

[0002]现有射频前端电路一般包括控制电路和射频开关电路，控制电路上设有PMOS晶体管，控制电路与射频开关电路相连，用于向射频开关电路提供控制电压，以控制射频开关电路的通断。
[0003]为了使射频开关电路具有较好性能，控制电路需给射频开关电路提供电压值较大的控制电压，但在控制电路形成电压值较大的控制电压过程中，控制电路内的PMOS晶体管会产生NBTI效应，降低PMOS晶体管的响应效率，使得控制电路失效，进而影响射频开关电路的性能和使用寿命。其中，NBTI(Negative Bias Temperature Instability，即负偏压温度不稳定性)是用于评估PMOS晶体管的可靠性的指标，是指PMOS晶体管在负偏置栅极电压和高温的作用下，PMOS晶体管的栅氧化层与衬底之间的界面处的氢硅键断裂，形成界面缺陷电荷，从而造成PMOS晶体管的阈值电压和饱和漏极电流发生漂移的现象。

技术实现思路

[0004]本技术实施例提供一种射频前端电路，以解决现有控制电路的PMOS晶体管容易产生NBTI效应的问题。
[0005]本技术实施例提供一种射频前端电路，包括控制电路和射频开关电路，所述控制电路包括PMOS晶体管，所述控制电路被配置为向所述射频开关电路提供控制电压，控制所述射频开关电路导通；所述射频前端电路还包括电压调整电路，所述电压调整电路与所述PMOS晶体管的栅极相连，用于调整所述PMOS晶体管在导通状态下的栅极与源极之间的电压差，使所述电压差在目标压差范围内。
[0006]优选地，所述目标压差范围包括最小压差值和最大压差值；
[0007]所述最小压差值，被配置为使所述PMOS晶体管导通的压差值；
[0008]所述最大压差值，被配置为使所述PMOS晶体管产生NBTI效应的临界值。
[0009]优选地，所述目标压差范围为[0.7V
‑
3V]。
[0010]优选地，所述电压调整电路包括基准电路、降压电路和稳压电路；
[0011]所述基准电路，用于输出基准电压；
[0012]所述降压电路与所述基准电路相连，用于对所述基准电压进行降压处理，输出第一电压；
[0013]所述稳压电路与所述降压电路和信号输出端相连，用于对所述第一电压进行稳压处理，向所述信号输出端输出调整电压。
[0014]优选地，所述基准电路包括带隙基准电路，用于输出与电源电压和温度均不相关的基准电压。
[0015]优选地，所述降压电路包括第一运算放大器、第一开关晶体管和分压电路；
[0016]所述第一运算放大器的反相端与所述基准电路相连，所述第一运算放大器的同相端与所述第一开关晶体管和所述分压电路相连；
[0017]所述第一开关晶体管的控制端与所述第一运算放大器的输出端相连，所述第一开关晶体管的第一连接端与供电端相连，所述第一开关晶体管的第二连接端通过所述分压电路接地；
[0018]所述分压电路与所述稳压电路相连。
[0019]优选地，所述第一开关晶体管为NMOS晶体管或者PMOS晶体管。
[0020]优选地，所述分压电路包括串联的第一电阻和第二电阻，所述第一电阻和所述第二电阻之间的连接节点与所述稳压电路相连。
[0021]优选地，所述稳压电路包括第二运算放大器、第二开关晶体管和偏置电阻；
[0022]所述第二运算放大器的反相端与所述降压电路相连，所述第二运算放大器的同相端与所述偏置电阻、所述第二开关晶体管和所述信号输出端相连；
[0023]所述第二开关晶体管的控制端与所述第二运算放大器的输出端相连，所述第二开关晶体管的第一连接端通过所述偏置电阻与供电端相连，所述第二开关晶体管的第二连接端接地。
[0024]优选地，所述第二开关晶体管为NMOS晶体管。
[0025]优选地，所述稳压电路还包括稳压支路，所述稳压支路一端与所述信号输出端相连，另一端接地。
[0026]优选地，所述稳压支路包括稳压电容。
[0027]本技术实施例还提供一种射频前端电路，包括控制电路和射频开关电路，所述控制电路包括PMOS晶体管，所述控制电路用于向所述射频开关电路和所述PMOS晶体管的源极提供控制电压，所述射频前端电路还包括电压调整电路，所述电压调整电路与所述PMOS晶体管的栅极相连，用于调整所述PMOS晶体管的在导通状态下栅极的电压，使得所述PMOS晶体管的在导通状态下栅极的电压为非负值。
[0028]优选地，所述PMOS晶体管的在导通状态下栅极的电压大于或等于0.1V。
[0029]上述射频前端电路中，在PMOS晶体管导通后，控制电路向射频开关电路输出控制电压，控制射频开关电路导通。一般来说，控制电压的电压值越大，则射频开关电路的性能越好，但是，由于控制电压也给控制电路中的PMOS管的源极提供电压，这就容易导致控制电路内的PMOS晶体管产生NBTI效应，为了减少NBTI效应，可设置电压调整电路，将电压调整电路与PMOS晶体管的栅极相连，用于给PMOS晶体管的栅极提供调整电压，以调整所述PMOS晶体管在导通状态下的栅极与源极之间的电压差，使所述电压差在目标压差范围内，既避免两者电压差过小，影响射频开关电路的性能，又可避免两者电压差过大，使得PMOS晶体管产生NBTI效应，从而达到兼顾控制电路和射频开关电路的性能，保障射频前端电路的整体性能和使用寿命。
附图说明
[0030]为了更清楚地说明本技术实施例的技术方案，下面将对本技术实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以
根据这些附图获得其他的附图。
[0031]图1是本技术一实施例中射频前端电路的一电路示意图；
[0032]图2是本技术一实施例中电压调整电路的一电路示意图。
[0033]图中：1、控制电路；2、射频开关电路；3、电压调整电路；31、基准电路；32、降压电路；33、稳压电路。
具体实施方式
[0034]下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0035]应当理解的是，本技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
[0036]应当明白，当元件或层被称为“在
...

【技术保护点】

【技术特征摘要】
1.一种射频前端电路，其特征在于，包括控制电路和射频开关电路，所述控制电路包括PMOS晶体管，所述控制电路被配置为向所述射频开关电路提供控制电压，控制所述射频开关电路导通；所述射频前端电路还包括电压调整电路，所述电压调整电路与所述PMOS晶体管的栅极相连，用于调整所述PMOS晶体管在导通状态下的栅极与源极之间的电压差，使所述电压差在目标压差范围内。2.如权利要求1所述的射频前端电路，其特征在于，所述目标压差范围包括最小压差值和最大压差值；所述最小压差值，被配置为使所述PMOS晶体管导通的压差值；所述最大压差值，被配置为使所述PMOS晶体管产生NBTI效应的临界值。3.如权利要求1所述的射频前端电路，其特征在于，所述目标压差范围为[0.7V
‑
3V]。4.如权利要求1所述的射频前端电路，其特征在于，所述电压调整电路包括基准电路、降压电路和稳压电路；所述基准电路，用于输出基准电压；所述降压电路与所述基准电路相连，用于对所述基准电压进行降压处理，输出第一电压；所述稳压电路与所述降压电路和信号输出端相连，用于对所述第一电压进行稳压处理，向所述信号输出端输出调整电压。5.如权利要求4所述的射频前端电路，其特征在于，所述基准电路包括带隙基准电路，用于输出与电源电压和温度均不相关的基准电压。6.如权利要求4所述的射频前端电路，其特征在于，所述降压电路包括第一运算放大器、第一开关晶体管和分压电路；所述第一运算放大器的反相端与所述基准电路相连，所述第一运算放大器的同相端与所述第一开关晶体管和所述分压电路相连；所述第一开关晶体管的控制端与所述第一运算放大器的输出端相连，所述第一开关晶体管的第一连接端与供电端相连，所述第一开关晶体管的第二连接端通过所述分...

【专利技术属性】
技术研发人员：赖钦杰，葛潇，倪建兴，
申请(专利权)人：锐石创芯深圳科技股份有限公司，
类型：新型
国别省市：