一种SARADC采样时钟产生装置及方法制造方法及图纸

本发明专利技术公开了SARADC采样时钟产生装置及方法，包括：使能信号产生电路，用于将SARADC的外部采样脉冲转换为使能逻辑电平；采样时钟产生电路，与使能信号产生电路电连接，采样时钟产生电路用于生成与外部采样脉冲具有固定延时的SARADC采样时钟，且其工作状态通过使能逻辑电平控制；时钟分频器，与采样时钟产生电路的输出端电连接，且用于通过设置分频数生成降频SARADC采样时钟。本发明专利技术提出的SARADC采样时钟产生装置，利用使能逻辑电平控制采样时钟产生电路，生成了外部采样脉冲具有固定延时的SARADC采样时钟，同时，利用时钟分频器生成周期可调的降频SARADC采样时钟。期可调的降频SARADC采样时钟。期可调的降频SARADC采样时钟。

【技术实现步骤摘要】
一种SARADC采样时钟产生装置及方法


[0001]本专利技术涉及SARADC采样
，具体涉及一种SARADC采样时钟产生装置及方法。

技术介绍

[0002]SARADC的启动方式为外部触发采样，内部产生一系列采样时钟；外部采样时钟为主机给出，具有严格的周期性，以实现均匀采样；SARADC的数字模块在接收到外部采样脉冲后，内部产生采样脉冲以触发SARADC的数据转换，同时完成采样。
[0003]在数字采样时，由于采样时刻可能存在亚稳态，即使输入信号为严格的周期信号，产生的采样时钟仍然可能存在一个数字时钟周期的偏差。如图1所示，外部采样时钟周期为T1，但由于数字时钟与外部采样时钟异步，经过采样产生的SARADC采样时钟T3不等于T4。由于采样的不均匀会导致器件的SNR降低。
[0004]现有技术SARADC采样通常产生有限个数的脉冲，且产生的脉冲周期依赖于延时单元，因此脉冲周期难以做到很长。同时依赖于延时单元的采样电路具有成本高，效率底，耗时间等类似问题。因此，期待一种延迟固定、周期可调、成本低的SARADC采样时钟产生装置。
[0005]基于这一技术背景，本专利技术研究了一种SARADC采样时钟产生装置及方法。

技术实现思路

[0006]针对现有技术的不足，本专利技术提出一种SARADC采样时钟产生装置及方法，该装置利用使能逻辑电平控制采样时钟产生电路，生成了外部采样脉冲具有固定延时的SARADC采样时钟，同时，利用时钟分频器生成周期可调的降频SARADC采样时钟。/>[0007]为了实现上述目的，本专利技术第一方面提供一种SARADC采样时钟产生装置，包括：使能信号产生电路，用于将所述SARADC的外部采样脉冲转换为使能逻辑电平；采样时钟产生电路，与所述使能信号产生电路电连接，所述采样时钟产生电路用于生成与所述外部采样脉冲具有固定延时的SARADC采样时钟，且其工作状态通过所述使能逻辑电平控制；时钟分频器，与所述采样时钟产生电路的输出端电连接，且用于通过设置分频数生成降频SARADC采样时钟。
[0008]本专利技术第二方面提供一种在上述装置中进行的SARADC采样时钟产生方法，所述的方法包括以下步骤：将SARADC的外部采样脉冲转换为使能逻辑电平；通过所述使能逻辑电平控制采样时钟产生电路，生成与所述外部采样脉冲具有固定延时的SARADC采样时钟；将SARADC采样时钟送入时钟分频器，设置分频数生成降频SARADC采样时钟。
[0009]本专利技术的效果是：（1）本专利技术提出的SARADC采样时钟产生装置，利用使能逻辑电平控制采样时钟产
生电路，生成了外部采样脉冲具有固定延时的SARADC采样时钟，同时，利用时钟分频器生成周期可调的降频SARADC采样时钟。
[0010]（2）本专利技术提出的SARADC采样时钟产生装置，通过第一边沿检测器、第一D触发器和反相器配合工作，使得外部采样脉冲的检测更加精确可控。
[0011]（3）本专利技术提出的SARADC采样时钟产生装置，通过第二边沿检测器、第二D触发器、第三边沿检测器、第三D触发器配合工作，精确控制了外部采样脉冲与SARADC采样时钟的固定延时，以及SARADC采样时钟高低电平的宽度。
[0012]（4）本专利技术提出的SARADC采样时钟产生装置，通过设置计数器记录降频SARADC采样时钟的数目，当降频SARADC采样时钟的数目满足采样需求后，产生完成电平信号使得第二D触发器和第三D触发器复位清零，节省了装置的功耗。
[0013]（5）本专利技术提出的SARADC采样时钟产生装置，通过设置频数调整寄存器，使得降频SARADC采样时钟的周期调整更加方便灵活。
[0014]（6）本专利技术提出的SARADC采样时钟产生装置，通过分别设置第一边沿检测器、第二边沿检测器和第三边沿检测器内延迟器的延迟参数，使得使能逻辑电平的延迟参数、SARADC采样时钟的周期参数更加准确可控。
[0015]本专利技术的其它特征和优点将在随后具体实施方式部分予以详细说明。
附图说明
[0016]通过结合附图对本专利技术示例性实施方式进行更详细的描述，本专利技术的上述以及其它目的、特征和优势将变得更加明显，其中，在本专利技术示例性实施方式中，相同的参考标号通常代表相同部件。
[0017]图1为现有技术SARADC采样时钟采样方法流程图。
[0018]图2为本专利技术提出的SARADC采样时钟产生装置的结构示意图。
[0019]附图标记说明：1
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使能信号产生电路，2
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采样时钟产生电路，3
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时钟分频器；101
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第一边沿检测器，102
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第一D触发器，103
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反相器，104
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第二D触发器，105
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第三D触发器，106
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第二边沿检测器，107
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第三边沿检测器，108
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三输入与门，109
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时钟延迟器；1001
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外部采样脉冲，1002
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使能逻辑电平，1003
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SARADC采样时钟，1004
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降频SARADC采样时钟，1005
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逻辑低电平。
具体实施方式
[0020]下面将更详细地描述本专利技术的优选实施方式。虽然以下描述了本专利技术的优选实施方式，然而应该理解，可以以各种形式实现本专利技术而不应被这里阐述的实施方式所限制。
[0021]在本专利技术中，在未作相反说明的情况下，使用的方位词如“上、下”通常是指装置在正常使用状态下的上和下，例如参考图1的图面方向，“内、外”是指相对于装置轮廓而言的。此外，术语“第一、第二、第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一、第二、第三”的特征可以明示或者隐含地包括一个或者更多个该特征。在本专利技术的描述中，“多个”的含义是两个或两个以上，
除非另有明确具体的限定。
[0022]本专利技术提供一种SARADC采样时钟产生装置，如图1所示，包括：使能信号产生电路1，用于将SARADC的外部采样脉冲1001转换为使能逻辑电平1002；采样时钟产生电路2，与使能信号产生电路1电连接，采样时钟产生电路2用于生成与外部采样脉冲1001具有固定延时的SARADC采样时钟1003，且其工作状态通过使能逻辑电平1002控制；时钟分频器3，与采样时钟产生电路2的输出端电连接，且用于通过设置分频数生成降频SARADC采样时钟1004。
[0023]本专利技术中，利用使能逻辑电平1002控制采样时钟产生电路2，生成了外部采样脉冲1001具有固定延时的SARADC采样时钟1003，同时，利用时钟分频器3生成周期可调的降频SARADC采样时钟1004。
[0024]根据本专利技术，使能信号产生电路1包括第一边本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SARADC采样时钟产生装置，其特征在于，包括：使能信号产生电路，用于将所述SARADC的外部采样脉冲转换为使能逻辑电平；采样时钟产生电路，与所述使能信号产生电路电连接，所述采样时钟产生电路用于生成与所述外部采样脉冲具有固定延时的SARADC采样时钟，且其工作状态通过所述使能逻辑电平控制；时钟分频器，与所述采样时钟产生电路的输出端电连接，且用于通过设置分频数生成降频SARADC采样时钟。2.根据权利要求1所述的装置，其特征在于，所述使能信号产生电路包括第一边沿检测器、第一D触发器和反相器；所述第一边沿检测器的输入端电连接所述外部采样脉冲，输出端与所述第一D触发器的置位端电连接；所述反相器的输入端与所述SARADC采样时钟电连接，输出端与所述第一D触发器的时钟输入端电连接。3.根据权利要求2所述的装置，其特征在于，所述采样时钟产生电路包括第二边沿检测器、第二D触发器、第三边沿检测器、第三D触发器；所述第三D触发器的反相输出端与所述第二D触发器的信号输入端电连接；所述第二D触发器、第三D触发器的时钟输入端均与所述SARADC采样时钟电连接，置位端均与所述第一D触发器的同相输出端电连接；所述第二D触发器、第三D触发器的同相输出端分别与第二边沿检测器和第三边沿检测器的输入端电连接。4.根据权利要求3所述的装置，其特征在于，所述采样时钟产生电路还包括三输入与门和时钟延迟器；所述三输入与门的三个输入端分别与所述第一D触发器的同相输出端、第二边沿检测器、第三边沿检测器的输出端电连接，输出端与所述时钟延迟器的输入端电连接；所述时钟延迟器的输出端用于输出所述SARADC采样时钟。5.根据权利要求4所述的装置，其特征在于，所述第一D触发器的信号输入端电连接逻辑低电平；所述第二D触发器的同相输出端还与所述第三D触发器的信号输入端电连接。6.根据权利要求5所述的装置，其特征在于，所述第一边沿检测器...

【专利技术属性】
技术研发人员：周常瑞，李培鑫，殷亚东，梁翔，
申请(专利权)人：苏州领慧立芯科技有限公司，
类型：发明
国别省市：