一种利用亚阈值漏电流偏差的紧密型PUF电路制造技术

本发明专利技术公开了一种利用亚阈值漏电流偏差的紧密型PUF电路，包括时序控制电路、译码器、16个偏置电压转换器和PUF阵列，时序控制电路用于产生预充电信号和使能信号，译码器用于在预充电信号和使能信号控制下将外部激励信号转换为16个译码信号输出，第k个偏置电压转换器用于将第k个译码信号转换为第k个字线信号输出至PUF阵列中，PUF阵列用于在预充电信号和16个字线信号控制下产生16位响应信号串行输出，PUF阵列包括4个PMOS管、四个NMOS管、两个二输入与非门和16个PUF单元，每个PUF单元均包括两个NMOS管；优点是在误码率较低的同时，面积开销也较小，能兼顾误码率和面积开销。能兼顾误码率和面积开销。能兼顾误码率和面积开销。

【技术实现步骤摘要】
一种利用亚阈值漏电流偏差的紧密型PUF电路


[0001]本专利技术涉及紧密型PUF电路，尤其是涉及一种利用亚阈值漏电流偏差的紧密型PUF电路。

技术介绍

[0002]双稳态PUF电路是一类以交叉耦合电路结构为核心的PUF电路，在没有外界激励信号触发时，始终处于稳定状态，受到激励信号触发时从当前稳定状态跳转到另一个稳定状态。交叉耦合结构作为双稳态电路的基本单元，具有正反馈特性，利于迅速计算和存储数据，可应用于锁存器、触发器和静态随机存储器等。
[0003]SRAM PUF电路是最具典型的双稳态PUF电路之一，其利用交叉耦合电路的随机工艺偏差提取硬件指纹。由于传统双稳态PUF电路设计方案一般都采用6个及以上晶体管作为开关管和偏差熵源管，在面积、功耗方面具有较大的开销。Shifman等在文献《(Shifman Y,Miller A,Keren O,et al.An SRAM
‑
Based PUF With a Capacitive Digital Preselection for a 1E
‑
9Key Error Probability[J].Circuits and Systems I:Regular Papers,IEEE Transactions on,2020,pp(99):1
‑
14.doi:10.1109/TCSI.2020.2996772.》中，针对双稳态PUF中不稳定的单元采用“电容偏向”预选机制，在任何一个交叉耦合反相器节点都加入可控的电容将误码率降低至10
‑9，但PUF版图面积高达3001F2。李等在文献《G.Li,P.Wang,X.Ma,et al.A 215
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F
2 Bistable Physically Unclonable Function With an ACF of <0.005and a Native Bit Instability of 2.05％in 65
‑
nm CMOS Process[J].IEEE Transactions on Very Large Scale Integration(VLSI)Systems,2020,28:2290
‑
2299.doi:10.1109/TVLSI.2020.3014892.》中，利用双稳态PUF单元共享和随机读取策略，提出一种单元特征尺寸仅为215F2的轻量级双稳态弱PUF，但误码率为2.21％。赵等在文献《Q.Zhao,Y.Wu,X.Zhao,et al.A 1036
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F2/Bit High Reliability Temperature Compensated Cross
‑
Coupled Comparator
‑
Based PUF[J],IEEE Transactions on Very Large Scale Integration(VLSI)Systems,vol.28,no.6,pp.1449
‑
1460,June 2020,doi:10.1109/TVLSI.2020.2980306.》中提出一种基于交叉耦合比较器的PUF电路设计方案，采用绝对温度补偿(CTAT)和空间多数投票(SMV)技术降低误码率，但单元版图面积高达1036F2。
[0004]上述这些PUF电路设计方案要么误码率较低，稳定性较高，但是面积开销大，要么误码率较高，稳定性较差，但是面积开销小，都不能兼顾误码率和面积开销。

技术实现思路

[0005]本专利技术所要解决的技术问题是提供一种在误码率较低的同时，面积开销也较小，能兼顾误码率和面积开销的利用亚阈值漏电流偏差的紧密型PUF电路。
[0006]本专利技术解决上述技术问题所采用的技术方案为：一种利用亚阈值漏电流偏差的紧密型PUF电路，包括时序控制电路、译码器、16个偏置电压转换器和PUF阵列，所述的时序控
制电路用于在外部时钟信号CLK控制下产生预充电信号PRE和使能信号AEN输出，所述的译码器用于接入预充电信号PRE和使能信号AEN，并在预充电信号PRE和使能信号AEN控制下将外部激励信号ADDR<0:3>转换为16个译码信号输出，外部激励信号ADDR<0:3>为四位二进制数，外部激励信号ADDR<0:3>的第一位为ADDR〈0〉，第二位为ADDR〈1〉，第三位为ADDR〈2〉，第四位为ADDR〈3〉，第k个偏置电压转换器接入第k个译码信号并将第k个译码信号转换为第k个字线信号WL〈k〉输出至所述的PUF阵列中，k＝1，2，
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，16，所述的PUF阵列在预充电信号PRE和16个偏置电压转换器输出的字线信号控制下产生响应信号串行输出；所述的PUF阵列包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一二输入与非门、第二二输入与非门和16个PUF单元，每个PUF单元均具有第一输入端、第二输入端、第一输出端、第二输出端和控制端，所述的第一二输入与非门和所述的第二二输入与非门均具有第一输入端、第二输入端和输出端，所述的第一PMOS管和所述的第二PMOS管的宽长比WP/LP均等于2μm/60nm；所述的第一PMOS管的源极和所述的第二PMOS管的源极均接入外部电源电压VDD，VDD的取值范围为1.0
‑
1.4V，所述的第一PMOS管的栅极和所述的第二PMOS管的栅极连接且其连接端为所述的PUF阵列的控制端，所述的PUF阵列的控制端用于接入预充电信号PRE，所述的第一PMOS管的漏极和所述的第三PMOS管的源极连接，所述的第二PMOS管的漏极和所述的第四PMOS管的源极连接，所述的第三PMOS管的栅极、所述的第四PMOS管的漏极、所述的第一NMOS管的栅极和第1个PUF单元的第二输入端连接，所述的第四PMOS管的栅极、所述的第三PMOS管的漏极、所述的第二NMOS管的栅极和第1个PUF单元的第一输入端连接，第j个PUF单元的第一输出端和第j+1个PUF单元的第一输入端连接，第j个PUF单元的第二输出端和第j+1个PUF单元的第二输入端连接，j＝1，2，
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，15，第16个PUF单元的第一输出端和所述的第一NMOS管的漏极连接，第16个PUF单元的第二输出端和所述的第二NMOS管的漏极连接，第k个PUF单元的控制端作为所述的PUF阵列的第k个控制端，用于接入第k个偏置电压转换器输出的字线信号WL〈k〉，所述的第一NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第二NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第三NMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第三NMOS管的源极和所述的第一二输入与非门的第一输入端连接，所述的第四NMOS管的源极和所述的第二二输本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种利用亚阈值漏电流偏差的紧密型PUF电路，其特征在于包括时序控制电路、译码器、16个偏置电压转换器和PUF阵列，所述的时序控制电路用于在外部时钟信号CLK控制下产生预充电信号PRE和使能信号AEN输出，所述的译码器用于接入预充电信号PRE和使能信号AEN，并在预充电信号PRE和使能信号AEN控制下将外部激励信号ADDR<0:3>转换为16个译码信号输出，外部激励信号ADDR<0:3>为四位二进制数，外部激励信号ADDR<0:3>的第一位为ADDR〈0〉，第二位为ADDR〈1〉，第三位为ADDR〈2〉，第四位为ADDR〈3〉，第k个偏置电压转换器接入第k个译码信号并将第k个译码信号转换为第k个字线信号WL〈k〉输出至所述的PUF阵列中，k＝1，2，
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，16，所述的PUF阵列在预充电信号PRE和16个偏置电压转换器输出的字线信号控制下产生响应信号串行输出；所述的PUF阵列包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一二输入与非门、第二二输入与非门和16个PUF单元，每个PUF单元均具有第一输入端、第二输入端、第一输出端、第二输出端和控制端，所述的第一二输入与非门和所述的第二二输入与非门均具有第一输入端、第二输入端和输出端，所述的第一PMOS管和所述的第二PMOS管的宽长比WP/LP均等于2μm/60nm；所述的第一PMOS管的源极和所述的第二PMOS管的源极均接入外部电源电压VDD，VDD的取值范围为1.0
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1.4V,所述的第一PMOS管的栅极和所述的第二PMOS管的栅极连接且其连接端为所述的PUF阵列的控制端，所述的PUF阵列的控制端用于接入预充电信号PRE，所述的第一PMOS管的漏极和所述的第三PMOS管的源极连接，所述的第二PMOS管的漏极和所述的第四PMOS管的源极连接，所述的第三PMOS管的栅极、所述的第四PMOS管的漏极、所述的第一NMOS管的栅极和第1个PUF单元的第二输入端连接，所述的第四PMOS管的栅极、所述的第三PMOS管的漏极、所述的第二NMOS管的栅极和第1个PUF单元的第一输入端连接，第j个PUF单元的第一输出端和第j+1个PUF单元的第一输入端连接，第j个PUF单元的第二输出端和第j+1个PUF单元的第二输入端连接，j＝1，2，
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，15，第16个PUF单元的第一输出端和所述的第一NMOS管的漏极连接，第16个PUF单元的第二输出端和所述的第二NMOS管的漏极连接，第k个PUF单元的控制端作为所述的PUF阵列的第k个控制端，用于接入第k个偏置电压转换器输出的字线信号WL〈k〉，所述的第一NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第二NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第三NMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第三NMOS管的源极和所述的第一二输入与非门的第一输入端连接，所述的第四NMOS管的源极和所述的第二二输入与非门的第一输入端连接，所述的第一二输入与非门的第二输入端和所述的第二二输入与非门的输出端连接，所述的第二二输入与非门的第二输入端和所述的第一二输入与非门的输出端连接且其连接端为所述的PUF阵列的输出端，用于输出响应信号；每个所述的PUF单元均包括第五NMOS管和第六NMOS管，所述的第五NMOS管的漏极为所述的PUF单元的第一输入端，所述的第五NMOS管的源极为所述的PUF单元的第一输出端，所述的第六NMOS管的源极为所述的PUF单元的第二输出端，所述的第五NMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的PUF单元的控制端；每个偏置电压转换器均包括第十二PMOS管和第十四NMOS管，所述的第十二PMOS管的栅极和所述的第十四NMOS管的栅极连接且其连接端为该偏置电压转换器的输入端，用于接入译码器输出的译码信号，所述的第十二PMOS管的漏极和所述的第十四NMOS管的漏极连接且其连接端为该偏置电压转换器的输出端，用于输出字线信号，所述的第十二PMOS管的源极
接入外部电源电压VDD，所述的第十四NMOS管的源极接入外部偏置电压VBB，VBB的取值范围为300mV
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425mV，该偏置电压转换器在其输入端接入的译码信号控制下，在其输出输出电压VDD或者偏置电压VBB，当偏置电压转换器的输入端接入的译码信号为高电平时，所述的第十二PMOS管截止，所述的第十四NMOS管导通，偏置电压转换器的输出端输出偏置电压VBB，当偏置电压转换器的输入端接入的译码信号为低电平时，所述的第十二PMOS管导通，所述的第十四NMOS管截止，输出电压VDD；所述的第一PMOS管和所述的第二PMOS管构成P型共享头，所述的P型共享头用于将16个PUF单元与外部电源电压VDD隔离，所述的第三PMOS管、所述的第四PMOS管、所述的第一NMOS管和所述的第二NMOS管构成交叉耦合的双稳态结构，在每个PUF单元中，所述的第五NMOS管和所述的第六NMOS管作为选通开关管，将流经所述的第五NMOS管的电流记为I1，流经所述的第六NMOS管的电流记为I2，I1和I2作为偏差电流来源；当所述的PUF电路工作时，所述的时序控制电路接入外部时钟信号CLK，产生预充电信号PRE以及使能信号AEN输出,译码器接收到预充电信号PRE和使能信号AEN后对外部输入激励信号ADDR<0:3>进行译码,产生16个译码信号输出，16个偏置电压转换器对16个译码信号一一对应进行处理，得到对应的字线信号输出，其中每个偏置电压转换器输出的字线信号或者为电压VDD或者为偏置电压VBB，当某个偏置电压转换器输出的字线信号为偏置电压VBB时，与该偏置电压转换器连接的PUF单元中的第五NMOS管和第六NMOS管均工作在亚阈值区域，16个PUF单元对应接入16个字线信号，每个PUF单元的工作状态均分为预充电阶段和求值阶段这两个阶段，在预充电信号PRE和16个字线信号控制下，16个PUF单元按照第1个PUF单元至第16个PUF单元的顺序依次进入工作状态，首先，第1个PUF单元接入的译码信号WL[0]为VBB，其他15个PUF单元接入的译码信号均为电压VDD,其他15个PUF单元完全导通，预充电信号PRE为低电平，第1个PUF单元进入预充电阶段，将第二NMOS管的栅极、第三PMOS管的漏极、第四PMOS管的栅极和第1个PUF单元的第一输出端的连接节点记为Q，将第三PMOS管的栅极、第四PMOS管的漏极、第一NMOS管的栅极和第1个PUF单元的第二输出端的连接节点记为QB，Q和QB均被充电到电压VDD，然后预充电信号PRE为高电平，第1个PUF单元进入求值阶段，Q和QB通过第一个PUF单元开始放电，由于第一个PUF单元中流经所述的第五NMOS管的电流I1与流经所述的第六NMOS管的电流I2之间的电流偏差、P型共享头以及交叉耦合的双稳态结构，导致第一个PUF单元中第五NMOS管和第六NMOS管的电压被迅速放大，并快速建立稳定的输出响应，如果I1>I2，则QB处的电压VQB＝VDD，Q处的电压VQ＝0，如果I1<I2，则QB处的电压VQB＝0，Q处的电压VQ＝VDD，此时第一二输入与非门和第二二输入与非门构成的RS锁存器输出第1个响应信号，所述的PUF电路完成第1个响应信号输出，接着，第2个PUF单元接入的译码信号WL[1]为VBB，其他15个PUF单元接入的译码信号均为电压VDD,其他15个PUF单元完全导通，预充电信号PRE为低电平，第1个PUF单元进入预充电阶段，按照与第1个PUF单元相同的工作过程进行工作，直至所述的PUF电路完成第2个响应信号输出，以此类推，直至第16个PUF单元工作完成，此时所述的PUF阵列的一次工作结束，然后预充电信号PRE控制下再开始下一次工作，周而复始，直至PUF电路工作结束。2.根据权利要求1所述的一种利用亚阈值漏电流偏差的紧密型PUF电路，其特征在于所述的时序控制电路包括第五PMOS管、第六PMOS管...

【专利技术属性】
技术研发人员：汪鹏君，谢远峰，李刚，周子宇，叶浩，
申请(专利权)人：温州大学，
类型：发明
国别省市：