一种延迟锁相环制造技术

本发明专利技术公开了一种延迟锁相环，包括第一、第二锁定环路，第一锁定环路包括第一鉴相器，电荷泵电路以及第一压控延迟线；基于电荷泵电路以及第一压控延迟线，第二锁定环路包括第二压控延迟线和第二鉴相器；电荷泵电路包括通过斩波器模块和第一、第二电荷泵；第一压控延迟线和第一鉴相器均连接外部时钟，第一鉴相器检测外部和第一压控延迟线输出时钟的相位差，第一电荷泵响应该相位差控制第一控延迟线的延迟时间；第二压控延迟线连接外部，第二鉴相器与时钟第一压控延迟线输出端连接，第二鉴相器检测第二压控延迟线输出的时钟CLK_DL2和外部时钟的相位差，第二电荷泵响应该相位差控制第二控延迟线的延迟时间。本发明专利技术可以获得更高的锁定精度。锁定精度。锁定精度。

【技术实现步骤摘要】
一种延迟锁相环


[0001]本专利技术属于数模混合集成电路


技术介绍

[0002]随着半导体技术的发展，集成电路工艺的迭代，电路系统的规模、集成度、工作频率都在不断提高，这对系统时钟信号提出了更高的要求。锁相环技术广泛使用于产生高精度的时钟信号，延迟锁相环是锁相环的特殊形式，用压控延迟线取代压控振荡器以产生延迟信号再与输入时钟鉴相。延迟锁相环具有稳定好、抖动较小、易于输出多相位、锁定速度快等优势，同样被广泛使用。
[0003]由于鉴相器“死区”、电荷泵充放电电流不匹配等一系列问题，延迟锁相环在锁定状态时会存在静态相位误差，即延迟线的整体延迟不是精准的一个时钟周期，从而导致延迟线中的延迟单元与预期锁定延迟量存在误差，进而影响整个系统的性能指标。目前，优化延迟锁相环静态相位误差的手段都是增加额外的辅助电路，先提取误差信息，再校准误差，这会大大增加电路的复杂程度，且存在面积、功耗和校准精度之间的折衷。

技术实现思路

[0004]专利技术目的：为了解决上述现有技术存在的问题本专利技术提供了一种延迟锁相环。
[0005]技术方案：本专利技术提供了一种延迟锁相环，包括第一、第二锁定环路，所述第一锁定环路包括第一鉴相器，电荷泵电路以及第一压控延迟线；基于电荷泵电路以及第一压控延迟线，第二锁定环路还包括第二压控延迟线和第二鉴相器；所述电荷泵电路包括第一电荷泵，斩波器模块和第二电荷泵，所述第一电荷泵和第二电荷泵之间通过斩波器模块连接；
[0006]所述第一压控延迟线和第一鉴相器均连接外部时钟CLK_REF，第一鉴相器检测时钟CLK_REF和第一压控延迟线输出时钟CLK_DL1的相位差，并将该相位差输入至电荷泵电路的第一电荷泵，所述第一电荷泵响应该相位差控制第一控延迟线的延迟时间；
[0007]所述第二压控延迟线连接时钟CLK_DL1，并将输出的时钟CLK_DL2反馈至第二鉴相器，所述第二鉴相器与时钟CLK_REF连接，第二鉴相器检测时钟CLK_DL2和时钟CLK_REF的相位差，并将该相位差输入至电荷泵电路的第二电荷泵，所述第二电荷泵响应该相位差控制第二控延迟线的延迟时间。
[0008]进一步的，所述电流复制电路为第一电荷泵和第二电荷泵提供电流。
[0009]进一步的，所述第一电荷泵包括第一～第八晶体管、第一电容和第一～三运算放大器，所述斩波器模块包括第一～四斩波器；所述第二电荷泵包括第九～十六晶体管、第二电容和第四～六运算放大器；
[0010]将第一晶体管的栅极作为第一电荷泵的第一电流输入端记为点A，点A连接电流复制电路，第一晶体管的源级接地，第一晶体管的漏极接第一斩波器的第一输入端，第一斩波器的第一输出端连接第一运算放大器的反向输入端和第二晶体管的源级，将第一运算放大器的同向输入端作为第一电荷泵的第二电流输入端入端记为点B，点B连接电流复制电路；
第一运算放大器的输出端连接第二斩波器的第一输入端，第二斩波器的第一输出端连接第二晶体管的栅极，第二晶体管的漏极连接第四晶体管和第三晶体管的源级，第三晶体管的栅极连接第一鉴相器的DW输出端输出的信号DW_1T，漏极连接第二运算放大器的同向输入端、第一电容的一端以及第五晶体管的漏极，第一电容的另外一端接地，第五晶体管的栅极连接第一鉴相器的UP输出端输出的信号UP_1T，第五晶体管的源级连接第六晶体管的源级和第七晶体管的漏极，所述第六晶体管的栅极连接UP_1T的反向信号，漏极连接第四晶体管的漏极、第二运算放大器的输出端和反向输入端，第四晶体管的栅极连接DW_1T的反向信号；第七晶体管的源级连接第三斩波器的第一输出端和第三运算放大器的反向输入端，第七晶体管的栅极连接第四斩波器的第一输出端，第四斩波器的第一输入端连接第三运算放大器的输出端，将第三运算放大器的同向输入端作为第一电荷泵的第三电流输入端记为点C，点C与电流复制电路连接，第三斩波器的第一输入端连接第八晶体管的漏极，将第八晶体管的栅极作为第一电荷泵的第四电流输入端记为点D，点D与电流复制电路连接；第八晶体管的源级连接电源电压VDD；
[0011]第九晶体管的源级连接VDD，栅极连接点D，漏极连接第三斩波器的第二输入端，第三斩波器的第二输出端连接第六运算放大器的反向输入端和第十晶体管的源级，第六运算放大器的同向输入端连接点C，第六运算放大器的输出端连接第四斩波器的第二输入端，第四斩波器的第二输出端连接第十晶体管的栅极，第十晶体管的漏极连接第十二晶体管和第十一晶体管的源级，第十二晶体管的栅极连接第二鉴相器UP输出端输出的信号UP_2T，第十二晶体管的漏极连接第五运算放大器的同向输入端，第二电容的一端和第十四晶体管的漏极，第二电容的另外一端接地，第十四晶体管的栅极连接第二鉴相器DW输出端输出的信号DW_2T，第十四晶体管的源级连接第十三晶体管的源级和第十五晶体管的漏极，第十三晶体管的栅极连接DW_2T的反向信号，第十三晶体管的漏极连接第十一晶体管的漏极，第五运算放大器的输出端和反向输入端；第十一晶体管的栅极接UP_2T的反向信号；所述第十五晶体管的栅极连接第二斩波器的第二输出端，第十五晶体管的源级连接第四运算放大器的反向输入端和第一斩波器的第二输出端，所述第四运算放大器的同向输入端连接点B，输出端连接第二斩波器的第二输入端；所述第一斩波器的第二输入端连接第十六晶体管的漏极，第十六晶体管的栅极连接点A，源级接地。
[0012]进一步的，所述电流复制电路包括第十七～二十七晶体管和第七运算放大器；所述第十七～十九晶体管的源级连接电源电压VDD；第十七晶体管的栅极连接第十八晶体管的栅极、第二十晶体管的栅极以及第二十晶体管的漏极，第十七晶体管的漏极连接第七运算放大器的同向输入端和第二十晶体管的源级，所述第七运算放大器的反向输入端连接第十八晶体管的漏极以及第二十一晶体管的源级，第七运算放大器的输出端连接第二十一晶体管的栅极，第二十一晶体管的漏极连接第二十三晶体管的漏极、第二十三晶体管的栅极以及点A；第二十三晶体管的源级连接点B以及第二十四晶体管的漏极，第二十四～二十七晶体管的源级均接地，第二十五晶体管的漏极连接电流源，第二十五晶体管的栅极，第二十六晶体管的栅极和第二十七晶体管的栅极，第二十六晶体管的漏级连接第二十晶体管的漏极；第二十七晶体管的漏极连接第二十二晶体管的漏极，第二十二晶体管的栅极，第十九晶体管的栅极和点D；第二十二晶体管的源级连接点C和第十九晶体管的漏极。
[0013]有益效果：
[0014](1)本专利技术通过双环路锁定，两个环路包含相同的静态相位误差从而相互抵消，在第二压控延迟线获得精确的一个周期延迟，而不是通过直接降低绝对静态相位误差的手段，可以获得更高的锁定精度，并且结构简单，易于实现；
[0015](2)本专利技术一种高锁定精度的延迟锁相环，采用斩波技术，克服了电流镜失配对双环路技术性能劣化的影响，可行性大大提高。
附图说明
[0016]图1为本专利技术的整体框图。
[0017]图2为本专利技术的电荷泵电路图。
[0018]图3为在电荷泵电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种延迟锁相环，其特征在于，包括第一、第二锁定环路，所述第一锁定环路包括第一鉴相器，电荷泵电路以及第一压控延迟线；基于电荷泵电路以及第一压控延迟线，第二锁定环路还包括第二压控延迟线和第二鉴相器；所述电荷泵电路包括第一电荷泵，斩波器模块和第二电荷泵，所述第一电荷泵和第二电荷泵之间通过斩波器模块连接；所述第一压控延迟线和第一鉴相器均连接外部时钟CLK_REF，第一鉴相器检测时钟CLK_REF和第一压控延迟线输出时钟CLK_DL1的相位差，并将该相位差输入至电荷泵电路的第一电荷泵，所述第一电荷泵响应该相位差控制第一控延迟线的延迟时间；所述第二压控延迟线连接时钟CLK_DL1，并将输出的时钟CLK_DL2反馈至第二鉴相器，所述第二鉴相器与时钟CLK_REF连接，第二鉴相器检测时钟CLK_DL2和时钟CLK_REF的相位差，并将该相位差输入至电荷泵电路的第二电荷泵，所述第二电荷泵响应该相位差控制第二控延迟线的延迟时间。2.根据权利要求1所述一种延迟锁相环，其特征在于，所述电荷泵电路还包括电流复制电路，所述电流复制电路为第一电荷泵和第二电荷泵提供电流。3.根据权利要求2所述一种延迟锁相环，其特征在于，所述第一电荷泵包括第一～第八晶体管、第一电容和第一～三运算放大器，所述斩波器模块包括第一～四斩波器；所述第二电荷泵包括第九～十六晶体管、第二电容和第四～六运算放大器；将第一晶体管的栅极作为第一电荷泵的第一电流输入端记为点A，点A连接电流复制电路，第一晶体管的源级接地，第一晶体管的漏极接第一斩波器的第一输入端，第一斩波器的第一输出端连接第一运算放大器的反向输入端和第二晶体管的源级，将第一运算放大器的同向输入端作为第一电荷泵的第二电流输入端入端记为点B，点B连接电流复制电路；第一运算放大器的输出端连接第二斩波器的第一输入端，第二斩波器的第一输出端连接第二晶体管的栅极，第二晶体管的漏极连接第四晶体管和第三晶体管的源级，第三晶体管的栅极连接第一鉴相器的DW输出端输出的信号DW_1T，漏极连接第二运算放大器的同向输入端、第一电容的一端以及第五晶体管的漏极，第一电容的另外一端接地，第五晶体管的栅极连接第一鉴相器的UP输出端输出的信号UP_1T，第五晶体管的源级连接第六晶体管的源级和第七晶体管的漏极，所述第六晶体管的栅极连接UP_1T的反向信号，漏极连接第四晶体管的漏极、第二运算放大器的输出端和反向输入端，第四晶体管的栅极连接DW_1T的反向信号；第七晶体管的源级连接第三斩波器的第一输出端和第三运算放大器的反向输入端，第七晶体管的栅极连接第四斩波器的第一输出端，第四斩波器的第一输入端连接第三运算放大器的输出端，将第三运算放...

【专利技术属性】
技术研发人员：王子轩，王乾宇，蔡志匡，郭宇锋，杜逸飞，王鑫，
申请(专利权)人：南京邮电大学，
类型：发明
国别省市：