一种叠层式碳纳米管三维集成电路及制作方法技术

本发明专利技术涉及新型碳纳米管薄膜晶体管电路的三维集成应用领域，具体为一种叠层式碳纳米管三维集成电路及制作方法。组成电路的所有器件单元在垂直方向上逐个堆叠，每一个器件单元作为一层，衬底之上的相邻两层器件单元之间通过加入聚四氟乙烯层与氧化铝层共同构成的隔离层进行分离。利用高疏水性的聚四氟乙烯作为隔离层，抑制环境因素对碳纳米管薄膜沟道的影响，进而提高器件稳定性；通过沉积氧化铝改善聚四氟乙烯表面亲疏水性，使其兼容于CMOS工艺，有益于互连通孔图形化与互连线自组装，实现多层三维集成电路的叠层构筑，有效缩减电路版图面积，为高集成度碳基电子器件及系统的研制提供科学方案。制提供科学方案。

【技术实现步骤摘要】
一种叠层式碳纳米管三维集成电路及制作方法


[0001]本专利技术涉及新型碳纳米管薄膜晶体管电路的三维集成应用领域，具体为一种叠层式碳纳米管三维集成电路及制作方法。

技术介绍

[0002]随着传统半导体电子器件逐步逼近其工艺制程的物理极限，不仅器件集成度的提升受到限制，同时芯片内互连线的增加将带来了显著的电路延迟和噪声，影响了信号的传输速度和时序控制，严重限制了芯片性能进一步提升
[1]。借助键合、外延或硅通孔等三维构筑技术，可以在垂直方向上增加器件数目，大幅缩减芯片子系统之间的互连线长度，从而提高芯片集成度和性能
[2]。然而，现有的三维集成电路一般每一层内的电路仍采用传统的平面电路结构，限制了电路面积的进一步缩减
[3]。因此，发展新型叠层式三维集成电路构筑技术，实现集成电路的三维叠层构建，是进一步提升系统集成度的关键。
[0003]在集成电路领域，碳纳米管被认为是下一代电子器件构筑材料之一。由于其具备低温制备工艺特性
[4]，可以通过层层转移与印刷方法构筑三维电子器件，为实现叠层式三维集成电路提供了坚实的材料基础。近年来，国内外研究小组在单片集成三维多功能电子系统
[5]、共栅型双层柔性碳纳米管CMOS逻辑电路
[6]、双层碳纳米管环形振荡器
[7]等领域取得了突破性的进展。然而，上述碳纳米管三维集成电路并没有实现叠层式构建，在电路面积缩减方面仍有较大的提升空间。限制叠层式构建的主要原因在于：(1)碳纳米管由于特殊的管状中空结构以及高的比表面积，极易吸附气体与液体分子，与多种材料产生掺杂效应，从而造成器件和电路难以具备足够的均匀性和稳定性。(2)垂直结构三维集成电路中，器件尺寸、金属电极与互连线等因素容易造成层间电容不能得到有效控制，导致不同层间器件性能的相互影响难以避免。
[0004]参考文献：
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技术实现思路

[0012]本专利技术的目的是提供一种叠层式碳纳米管三维集成电路及制作方法，采用高疏水性聚四氟乙烯作为隔离层，结合工艺要求和特点，突破隔断层通孔图形化、互连线形成、碳纳米管薄膜连续转移等关键技术，实现多层三维集成电路的叠层构筑。
[0013]本专利技术的技术方案：
[0014]一种叠层式碳纳米管三维集成电路，组成电路的所有器件单元在垂直方向上逐个堆叠，每一个器件单元作为一层，衬底之上的相邻两层器件单元之间通过加入聚四氟乙烯层与氧化铝层共同构成的隔离层进行分离。
[0015]所述的叠层式碳纳米管三维集成电路，碳纳米管三维集成电路的器件单元由衬底之上的碳纳米管薄膜晶体管构成，碳纳米管薄膜晶体管为两层以上，每层碳纳米管薄膜晶体管包括源极、漏极、半导体沟道、栅绝缘层和栅极。
[0016]所述的叠层式碳纳米管三维集成电路，源极、漏极和栅极采用钛/金复合层，钛层厚度为4～6nm，金层厚度为40～60nm。
[0017]所述的叠层式碳纳米管三维集成电路，半导体沟道由高纯度半导体性碳纳米管薄膜构成，其纯度≥99.99wt％。
[0018]所述的叠层式碳纳米管三维集成电路，栅绝缘层材料为氧化铝，栅绝缘层厚度为30～60nm。
[0019]所述的叠层式碳纳米管三维集成电路，碳纳米管薄膜晶体管的结构类型包括埋栅或顶栅型。
[0020]所述的叠层式碳纳米管三维集成电路，衬底选用硬质或柔性衬底。
[0021]所述的叠层式碳纳米管三维集成电路的制作方法，包括如下步骤：
[0022](1)在衬底上制作电路第一层器件单元的栅极；
[0023](2)使用原子层沉积制备栅绝缘层并采用光刻技术进行图形化；
[0024](3)制作电路第一层器件单元的源极和漏极；
[0025](4)采用水浴沉积技术，制作半导体性碳纳米管薄膜沟道材料，并进行图形化；
[0026](5)采用旋涂技术在第一层器件单元上制备聚四氟乙烯层，并加热固化，然后通过原子层沉积制备氧化铝层，共同构成聚四氟乙烯/氧化铝隔离层；
[0027](6)采用光刻与刻蚀技术进行互连通孔图形化；
[0028](7)采用光刻技术与金属化工艺同时完成下一层器件单元的栅极与层间互连线的自组装；
[0029](8)重复步骤(2)至(7)，直到完成目标三维集成电路所需要的层数，并采用金属化工艺进行最后一层与第一层器件单元的电学连接。
[0030]所述的叠层式碳纳米管三维集成电路的制作方法，步骤(5)中，通过控制旋涂转速调节聚四氟乙烯的厚度，通过调控固化温度与时间调节聚四氟乙烯的粘合度，提高稳定性；其中，旋涂转速为1000～2000rpm，时间50～60s，固化温度为150～200℃，时间为10～60min。
[0031]所述的叠层式碳纳米管三维集成电路的制作方法，步骤(5)的聚四氟乙烯/氧化铝隔离层中，聚四氟乙烯层厚度为100～150nm，氧化铝层厚度为50～70nm；采用反应离子刻蚀技术，同时刻蚀聚四氟乙烯与氧化铝形成互连通孔。
[0032]本专利技术的设计思想：
[0033]随着半导体器件尺寸逼近物理极限，发展三维集成电路以突破传统平面电路的维度限制，对于进一步提升器件集成度具有重要意义。碳纳米管薄膜具有低温制备和易于转移的特性，被认为是构建三维集成电路的理想材料。然而，由于缺乏有效的器件设计和构筑方法，不同层间器件性能的相互影响难以避免，已有的碳纳米管三维晶体管器件在集成度
方面仍难以满足应用要求。
[0034]本专利技术利用高纯度半导体性碳纳米管水溶液制备的碳纳米管薄膜作为沟道材料，利用具有良好绝缘性、疏水性与化学稳定性的聚四氟乙烯作为隔本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种叠层式碳纳米管三维集成电路，其特征在于，组成电路的所有器件单元在垂直方向上逐个堆叠，每一个器件单元作为一层，衬底之上的相邻两层器件单元之间通过加入聚四氟乙烯层与氧化铝层共同构成的隔离层进行分离。2.按照权利要求1所述的叠层式碳纳米管三维集成电路，其特征在于，碳纳米管三维集成电路的器件单元由衬底之上的碳纳米管薄膜晶体管构成，碳纳米管薄膜晶体管为两层以上，每层碳纳米管薄膜晶体管包括源极、漏极、半导体沟道、栅绝缘层和栅极。3.按照权利要求2所述的叠层式碳纳米管三维集成电路，其特征在于，源极、漏极和栅极采用钛/金复合层，钛层厚度为4～6nm，金层厚度为40～60nm。4.按照权利要求2所述的叠层式碳纳米管三维集成电路，其特征在于，半导体沟道由高纯度半导体性碳纳米管薄膜构成，其纯度≥99.99wt％。5.按照权利要求2所述的叠层式碳纳米管三维集成电路，其特征在于，栅绝缘层材料为氧化铝，栅绝缘层厚度为30～60nm。6.按照权利要求2所述的叠层式碳纳米管三维集成电路，其特征在于，碳纳米管薄膜晶体管的结构类型包括埋栅或顶栅型。7.按照权利要求1所述的叠层式碳纳米管三维集成电路，其特征在于，衬底选用硬质或柔性衬底。8.一种权利要求1至7之一所述的叠层式碳纳米管三维集成电路的制作方法，其特征在于，包括如下步骤：(1)在衬底上制...

【专利技术属性】
技术研发人员：孙东明，孙陨，蹇杨，
申请(专利权)人：中国科学院金属研究所，
类型：发明
国别省市：