【技术实现步骤摘要】
用于时间数字转换器的抽头延时线及其编码系统
[0001]本专利技术涉及用于时间数字转换器的抽头延时线及其编码系统，属于时间数字转换器
技术介绍
[0002]TIME
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TO
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DIGITAL转换器(TDC)是一种时间间隔测量设备，可以测量与时间相关的间隔。随着核科学以及医学等领域的发展，对时间测量的要求日益上升，这促使时间
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数字转换器(TDC)的设计技术得到了迅速发展。目前TDC的使用已经扩展到各种应用中，如正电子发射断层扫描(PET)、光探测和测距(LiDAR)、三维成像、时间间隔分析器、示波器、高能物理和空间探索等等。
[0003]TDC可以在特定应用集成电路(ASIC)或现场可编程门阵列(FPGA)中实现。基于ASIC的TDC，其延迟线的基本延迟单元通常由组合逻辑门构成，其传播延迟由延迟锁定环(DLLs)补偿，并可在工艺、电压和温度(PVT)变化期间稳定下来。基于ASIC的TDC的差分非线性(DNL)、积分非线性(INL)和环境变化阻力都很好，但...
【技术保护点】
【技术特征摘要】
1.一种用于时间数字转换器的抽头延时线及其编码系统，其特征在于包括M+1个可编程逻辑块CLB0至CLBM，M为正整数；每个CLB基于进位链carry8实现，包括8个加法器；每个加法器具有di输入端和s输入端，每个加法器的o抽头和co抽头对应连接到两个D触发器，通过D触发器输出采样信号；M+1个可编程逻辑块顺次级联，相邻前一个CLB的co7抽头连接相邻后一个CLB的cin脚；其中CLB0的第一个加法器的输入端di0输入触发信号Tri，输入端s0初始化为信号1；第二个加法器的输入端di1至第七个加法器的输入端di7均初始化为信号0，对应的输入端s1至s7均初始化为信号1；CLB1至CLB3的初始化信号相同，每一个加法器的输入端di均初始化为信号0，每一个加法器的输入端s均初始化为信号1；CLB4的第一个加法器的输入端di0初始化为Tri_n，Tri_n与Tri反向，输入端s0初始化为信号1；第二个加法器的输入端di1至第七个加法器的输入端di7均初始化为信号0，对应的输入端s1至s7均初始化为信号1；CLB5的8个加法器的输入端的初始化信号相同，每一个加法器的输入端di均初始化为信号0，每一个加法器的输入端s均初始化为信号1；CLB6的第一个加法器的输入端di0输入触发信号Tri，输入端s0初始化为信号1；第二个加法器的输入端di1至第七个加法器的输入端di7均初始化为信号0，对应的输入端s1至s7均初始化为信号1；CLB7至CLBM的初始化信号相同，每一个加法器的输入端di均初始化为信号0，每一个加法器的输入端s均初始化为信号1；在初始阶段下，触发信号Tri＝0，Tri_n＝1，基于采样信号获得CLB0至CLBM输出的原始联合波形；在触发阶段，当触发信号Tri＝1后，在最邻近的系统时钟上升沿时刻采样获得CLB0至CLBM输出的信号传播波形；根据所述信号传播波形确定触发信号Tri＝1时刻至所述系统时钟上升沿时刻之间的时长，作为触发信号Tri传播对应的延时时间。2.根据权利要求1所述的用于时间数字转换器的抽头延时线及其编码系统，其特征在于，确定触发信号Tri传播对应的延时时间的具体方法为：在触发阶段，Tri＝1时，Tri_n＝0，在距离信号触发点最邻近的系统时钟上升沿时刻，基于采样信号获得CLB0至CLBM输出的信号传播波形，将信号传播波形中信号1的个数与原始联合波形中信号1的个数进行比较，将每个加法器作为一个延时单元，确定触发信号由起始时刻至系统时钟上升沿时刻所经过的延时单元的个数，根据每个延时单元的延时时间确定触发信号Tri传播对应的延时时间。3.根据权利要求2所述的用于时间数字转换器的抽头延时线及其编码系统，其特征在于，信号传播波形中信号1的个数与原始联合波形中信号1的个数相减的结果，为触发信号由起始时刻至系统时钟上升沿时刻所经过的延时单元的个数。4.根据权利要求3所述的用于时间数字转换器的抽头延时线及其编码...
【专利技术属性】
技术研发人员：朱敏，祁夕涵，高强，卢礼华，崔唐，
申请(专利权)人：哈尔滨工业大学，
类型：发明
国别省市：
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