改善长、短沟道区器件研磨负载的方法技术

本发明专利技术提供一种改善长、短沟道区器件研磨负载的方法，提供衬底，衬底上形成有短沟道区以及长沟道区，长、短沟道区上均形成有层间介质层，层间上形成有沟槽，沟槽中形成有侧墙以及多晶硅层，多晶硅层在短沟道区之间的间距小于其在长沟道区之间的间距；在层间介质层、多晶硅层上形成硬掩膜层，之后利用硬掩膜层相对于多晶硅层具有高选择比的研磨液研磨硬掩膜层及其下方的层间介质层、硬掩膜层，使得层间介质层、多晶硅层在短沟道区的高度低于其在长沟道区的高度；去除剩余的多晶硅层，之后形成覆盖沟槽的金属层；研磨金属层至目标厚度。本发明专利技术使金属栅研磨之后长沟道区与短沟道区的高度基本上齐平，改善了芯片的电学性能。改善了芯片的电学性能。改善了芯片的电学性能。

【技术实现步骤摘要】
改善长、短沟道区器件研磨负载的方法


[0001]本专利技术涉及半导体
，特别是涉及一种改善长、短沟道区器件研磨负载的方法。

技术介绍

[0002]现有技术中采用化学机械平坦化研磨正常去磨掉上面的ONO结构，金属栅研磨长沟道与短沟道区会存在高度差，负载的改善仅仅依靠研磨金属栅到金属层和层间介质层的界面终点后，通过平衡过度研磨的时间和调控金属栅高度的时间时间，这种技术使金属栅化学机械平坦化研磨的难点增加，不仅要兼顾缺陷问题而且要控制负载，且往往由于机台变化寿命等等不可控因素的影响而顾此失彼，导致负载依然存在且缺陷窗口裕度(margin)。
[0003]为解决上述问题，需要提出一种新型的改善长、短沟道区器件研磨负载的方法。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种改善长、短沟道区器件研磨负载的方法，用于解决现有技术中不仅要兼顾缺陷问题而且要控制负载，且往往由于机台变化寿命等等不可控因素的影响而顾此失彼，导致负载依然存在且缺陷窗口裕度的问题。
[0005]为实现上述目的及其他相关目的，本专利技术提供一种改善长、短沟道区器件研磨负载的方法，包括：
[0006]步骤一、提供衬底，所述衬底上形成有短沟道区以及长沟道区，所述长、短沟道区上均形成有层间介质层，所述层间上形成有沟槽，所述沟槽中形成有侧墙以及多晶硅层，所述多晶硅层在所述短沟道区之间的间距小于其在所述长沟道区之间的间距；
[0007]步骤二、在所述层间介质层、所述多晶硅层上形成硬掩膜层，之后利用所述硬掩膜层相对于所述多晶硅层具有高选择比的研磨液研磨所述硬掩膜层及其下方的所述层间介质层、所述硬掩膜层，使得所述层间介质层、所述多晶硅层在所述短沟道区的高度低于其在所述长沟道区的高度；
[0008]步骤三、去除剩余的所述多晶硅层，之后形成覆盖所述沟槽的金属层；
[0009]步骤四、研磨所述金属层至目标厚度，使得所述长、短沟道区上所述金属层、所述层间介质层的高度差低于预设值。
[0010]优选地，步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。
[0011]优选地，步骤一中的所述长沟道区为测试键区，所述短沟道区为SRAM器件区。
[0012]优选地，步骤一中的所述侧墙的材料为氮化硅。
[0013]优选地，步骤二中在研磨所述硬掩膜层之前，还包括在所述硬掩膜层上形成复合膜层。
[0014]优选地，步骤二中的所述复合膜层为ONO层。
[0015]优选地，步骤二中的所述硬掩膜层的材料为氮化硅。
[0016]优选地，步骤二中利用所述硬掩膜层相对于所述多晶硅层的选择比为90:1至110:1的研磨液研磨所述硬掩膜层及其下方的所述层间介质层、所述硬掩膜层。
[0017]优选地，步骤三中利用湿法刻蚀的方法去除剩余的所述多晶硅层。
[0018]优选地，步骤三中所述金属层的材料为钨。
[0019]优选地，步骤四中所述研磨的方法为化学机械平坦化研磨。
[0020]优选地，步骤四中利用所述金属层相对于所述层间介质层的选择比为20:1至40:1的研磨液研磨所述金属层及其下方的所述层间介质层。
[0021]如上所述，本专利技术的改善长、短沟道区器件研磨负载的方法，具有以下有益效果：
[0022]本专利技术使金属栅研磨之后长沟道区与短沟道区的高度基本上齐平，改善了芯片的电学性能。
附图说明
[0023]图1显示为本专利技术的工艺流程示意图；
[0024]图2显示为本专利技术的衬底及其上的半导体结构示意图；
[0025]图3显示为本专利技术的第一次研磨后的器件结构示意图；
[0026]图4显示为本专利技术的去除多晶硅层定义出金属栅的形成位置示意图；
[0027]图5显示为本专利技术的形成金属层示意图；
[0028]图6显示为本专利技术的第二次掩膜后的器件结构示意图。
具体实施方式
[0029]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0030]请参阅图1，本专利技术提供一种改善长、短沟道区器件研磨负载的方法，包括：
[0031]步骤一、提供衬底101，衬底101上形成有短沟道区A1以及长沟道区A2，长、短沟道区A1上均形成有层间介质层，层间上形成有沟槽，沟槽中形成有侧墙103以及多晶硅层104，多晶硅层104在短沟道区A1之间的间距小于其在长沟道区A2之间的间距；
[0032]在一种可选的实施方式中，步骤一中的衬底101包括块状半导体衬底或绝缘体上硅(SOI)衬底。SOI衬底包括位于作为SOI衬底的有源层的薄半导体层下方的绝缘体层。有源层的半导体和块状半导体通常包括晶体半导体材料硅，但也可以包括一种或多种其他半导体材料，诸如锗、硅锗合金、化合物半导体(例如，GaAs、AlAs、InAs、GaN、AlN等)或其合金(例如，GaxAl1
‑
xAs、GaxAl1
‑
xN、InxGa1
‑
xAs等)、氧化物半导体(例如，ZnO、SnO2、TiO2、Ga2O3等)或其组合。半导体材料可以是掺杂的或未掺杂的。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。
[0033]在一种可选的实施方式中，步骤一中的长沟道区A2为测试键(test key)区，短沟道区A1为SRAM器件区。
[0034]在一种可选的实施方式中，步骤一中的侧墙103的材料为氮化硅。
[0035]步骤二、在层间介质层、多晶硅层104上形成硬掩膜层105，之后利用硬掩膜层105相对于多晶硅层104具有高选择比的研磨液研磨硬掩膜层105及其下方的层间介质层、硬掩膜层105，使得层间介质层、多晶硅层104在短沟道区A1的高度低于其在长沟道区A2的高度，形成如图3所示的结构；现有技术中并不会有意拉高长沟道区A2研磨后层间介质层、多晶硅层104的层高，研磨后的长、短沟道区上的层高趋向于一致；本专利技术中通过利用硬掩膜层105相对于多晶硅层104具有高选择比的研磨液，有意拉高了长沟道区A2的层高，使长、短沟道区形成一高度差。
[0036]在一种可选的实施方式中，步骤二中在研磨硬掩膜层105之前，还包括在硬掩膜层105上形成复合膜层106，形成如图2所示的结构。
[0037]在一种可选的实施方式中，步骤二中的复合膜层106为ONO层。
[0038]在一种可选的实施方式中，步骤二中的硬掩膜层105的材料为氮化硅。
[0039]在一种可选的实施方式中，步骤二中利用硬掩膜层105相对于多晶硅层104的选择比为90:1至110:1的研磨液研磨硬掩膜层105及其下方的层间介质层、硬掩膜层105。
[0040本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种改善长、短沟道区器件研磨负载的方法，其特征在于，至少包括：步骤一、提供衬底，所述衬底上形成有短沟道区以及长沟道区，所述长、短沟道区上均形成有层间介质层，所述层间上形成有沟槽，所述沟槽中形成有侧墙以及多晶硅层，所述多晶硅层在所述短沟道区之间的间距小于其在所述长沟道区之间的间距；步骤二、在所述层间介质层、所述多晶硅层上形成硬掩膜层，之后利用所述硬掩膜层相对于所述多晶硅层具有高选择比的研磨液研磨所述硬掩膜层及其下方的所述层间介质层、所述硬掩膜层，使得所述层间介质层、所述多晶硅层在所述短沟道区的高度低于其在所述长沟道区的高度；步骤三、去除剩余的所述多晶硅层，之后形成覆盖所述沟槽的金属层；步骤四、研磨所述金属层至目标厚度，使得所述长、短沟道区上所述金属层、所述层间介质层的高度差低于预设值。2.根据权利要求1所述的改善长、短沟道区器件研磨负载的方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。3.根据权利要求1所述的改善长、短沟道区器件研磨负载的方法，其特征在于：步骤一中的所述长沟道区为测试键区，所述短沟道区为SRAM器件区。4.根据权利要求1所述的改善长、短沟道区器件研磨负载的方法，其特征在于：步骤一中的所述层间介质层的材料为二氧化硅。5.根据权利要求1所述的改善长、短沟道区器件研磨负载的方法，其特征在于：...

【专利技术属性】
技术研发人员：王淑祥，马杏，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：