一种浮栅CMP后外围区域改进方法技术

本申请公开了一种浮栅CMP后外围区域改进方法，属于半导体器件及制造领域。该方法中，在对浮栅多晶硅的cell区和外围区域进行CMP处理时，控制CMP处理时间，相较于常规工艺过程来说CMP时间减少，从而减少cell区与外围区域的浮栅多晶硅高度差，然后再增加一步刻蚀，去除外围区域一定量的浮栅多晶硅厚度即残留的多晶硅，同时消除了浅沟槽隔离上的多晶硅过磨问题，提高了外围区域域的浮栅多晶硅高度。提高了外围区域域的浮栅多晶硅高度。提高了外围区域域的浮栅多晶硅高度。

【技术实现步骤摘要】
一种浮栅CMP后外围区域改进方法


[0001]本申请涉及半导体器件及制造领域，具体涉及一种浮栅CMP后外围区域改进方法。

技术介绍

[0002]ETOX NOR闪存器中，浮栅多晶硅Dep后通过CMP方式定义浮栅(Floating Gate，FG)高度并使得多晶硅(poly，PL)平坦化，4X NOR中由于器件元胞尺寸缩小，CMP工艺的图形依赖性使外围区域(Iso区隔离区)过磨削严重，加之Dope FG poly的研磨速率更快，导致当浮栅多晶硅(FGPL)CMP cell区FGPL高度到达目标高度时，外围区域FGPL高度偏低。
[0003]因外围电路会使用FGPL做电容，若FGPL过薄，存在电容区salicide(降低源漏电阻)与AA bridge的风险，而减少研磨量，则会导致STI区上有多晶硅残留，从而需要一种新的外区区域浮栅制造改进方法。

技术实现思路

[0004]本申请提供了一种浮栅CMP后外围区域改进方法，可以解决相关技术中存在的上述问题。
[0005]本申请实施例提供了一种浮栅CMP后外围区域改进方法，所述方法适用于ETOX NOR闪存器件的制作，所述方法包括：
[0006]淀积多晶硅并进行元素P掺杂形成浮栅多晶硅；
[0007]对所述浮栅多晶硅的cell区和外围区域进行CMP化学机械抛光处理，其中，所述CMP处理的时间不超过预设时间；
[0008]对所述外围区域域的浮栅多晶硅以及浅沟槽隔离进行刻蚀，其中，所述刻蚀的厚度不超过目标厚度。
[0009]可选的，所述多晶硅的厚度为1800A。
[0010]可选的，所述对所述外围区域域的浮栅多晶硅以及浅沟槽隔离进行刻蚀之前，不经过光刻处理。
[0011]可选的，所述对所述外围区域域的浮栅多晶硅以及浅沟槽隔离进行刻蚀，其中，所述浮栅多晶硅和所述浅沟槽隔离的回刻比例为1：1。
[0012]可选的，所述方法还包括：
[0013]根据所述外围区域的目标刻蚀厚度设置所述预设时间。
[0014]可选的，所述淀积多晶硅并进行元素P掺杂形成浮栅多晶硅之前，所述方法还包括：
[0015]提供硅衬底，所述硅衬底上设有cell区，所述cell区设有与其相邻的外围区域；
[0016]在所述硅衬底上形成多个STI区；
[0017]在所述cell区和所述外围区域的所述硅衬底上表面形成氧化层；
[0018]在所述氧化层上方生长所述多晶硅。
[0019]本申请技术方案，至少包括如下优点：
[0020]本申请提出了一种改进的浮栅CMP后外围区域改进方法，在对浮栅多晶硅的cell区和外围区域进行CMP处理时，控制CMP处理时间，相较于常规工艺过程来说CMP时间减少，从而减少cell区与外围区域的浮栅多晶硅高度差，然后再增加一步刻蚀，去除外围区域一定量的浮栅多晶硅厚度即残留的多晶硅，同时消除了浅沟槽隔离上的多晶硅过磨问题，提高了外围区域域的浮栅多晶硅高度。
附图说明
[0021]为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0022]图1是本申请一个示意性实施例提供的一种浮栅CMP后外围区域改进方法的流程示意图；
[0023]图2至图4为浮栅CMP后外围区域改进方法的工艺步骤图。
具体实施方式
[0024]下面将结合附图，对本申请中的9技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
[0025]在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
[0026]在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
[0027]此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
[0028]请参考图1，本专利技术的浮栅CMP后外围区域改进方法包括如图1所示步骤。
[0029]步骤101，淀积多晶硅并进行元素P掺杂形成浮栅多晶硅。
[0030]在一种可能的实施方式中，在炉管中生成多晶硅并进行淀积，同时掺入掺杂元素P形成浮栅多晶硅。
[0031]如图2所示，为形成浮栅多晶硅后的产品剖面示意图。
[0032]步骤102，对浮栅多晶硅的cell区和外围区域进行CMP化学机械抛光处理，其中，CMP处理的时间不超过预设时间。
[0033]如图3所示，为CMP后的产品剖面示意图。
[0034]步骤103，对外围区域域的浮栅多晶硅以及浅沟槽隔离进行刻蚀，其中，刻蚀的厚度不超过目标厚度。
[0035]如图4所示，为刻蚀后的产品剖面示意图。
[0036]可选的，多晶硅的厚度为1800A。
[0037]可选的，对外围区域域的浮栅多晶硅以及浅沟槽隔离进行刻蚀之前，不经过光刻处理。
[0038]可选的，对外围区域域的浮栅多晶硅以及浅沟槽隔离进行刻蚀，其中，浮栅多晶硅和浅沟槽隔离的回刻比例为1：1。
[0039]可选的，根据外围区域的目标刻蚀厚度设置预设时间。在相关技术中由于CMP时间问题，以及cell区研磨速率更快的情况下，CMP时间在没有合理把控的前提下，导致当浮栅多晶硅(FGPL)CMP cell区FGPL高度到达目标高度时，外围区域FGPL高度偏低，从而先根据外围区域的目标刻蚀厚度设置CMP的预设时间。至于cell区的目标刻蚀厚度还可以通过后续的回刻完成。
[0040]可选的，在步骤101之前，方法还包括如下内容。
[0041]内容一、提供硅衬底，硅衬底上设有cell区，cell区设有与其相邻的外围区域。
[0042]如图2至4所示，提供有硅衬底10，硅衬底10上设有cell区和外围区域。
[0043]内容二、在硅衬底上形成多个STI区。...

【技术保护点】

【技术特征摘要】
1.一种浮栅CMP后外围区域改进方法，其特征在于，所述方法适用于ETOX NOR闪存器件的制作，所述方法包括：淀积多晶硅并进行元素P掺杂形成浮栅多晶硅；对所述浮栅多晶硅的cell区和外围区域进行CMP化学机械抛光处理，其中，所述CMP处理的时间不超过预设时间；对所述外围区域域的浮栅多晶硅以及浅沟槽隔离进行刻蚀，其中，所述刻蚀的厚度不超过目标厚度。2.根据权利要求1所述的浮栅CMP后外围区域改进方法，其特征在于，所述多晶硅的厚度为1800A。3.根据权利要求1所述的浮栅CMP后外围区域改进方法，其特征在于，所述对所述外围区域域的浮栅多晶硅以及浅沟槽隔离进行刻蚀之前，不经过光刻处理。4.根据权利要求1所述的浮栅CMP...

【专利技术属性】
技术研发人员：黄铭祺，申红杰，张超然，周言庆，顾林，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：