晶体管结构及其制造方法技术

本公开提供了一种晶体管结构及其制备方法，该晶体管结构包括衬底、栅极结构、多个第一口袋掺杂区、多个第二口袋掺杂区、多个源极/漏极延伸区与多个源极/漏极区。栅极结构位于衬底上。多个第一口袋掺杂区位于栅极结构旁的衬底中。第一口袋掺杂区的掺杂包括IVA族元素。多个第二口袋掺杂区位于栅极结构旁的衬底中。第二口袋掺杂区的深度大于第一口袋掺杂区的深度。多个源极/漏极延伸区位于多个第一口袋掺杂区中。多个源极/漏极区位于栅极结构旁的衬底中。源极/漏极延伸区位于源极/漏极区与栅极结构之间。结构之间。结构之间。

【技术实现步骤摘要】
晶体管结构及其制造方法


[0001]本公开关于一种半导体元件及其制造方法，尤其涉及一种晶体管结构及其制造方法。

技术介绍

[0002]随着半导体技术的进步，晶体管元件的尺寸也不断地缩小。然而，晶体管元件的掺杂区中的掺杂容易因为热工艺而扩散。如此一来，会造成晶体管元件有效通道长度的缩减，而发生短通道效应(short channel effect)，进而降低晶体管元件的电性特征。

技术实现思路

[0003]本公开提供一种晶体管结构及其制造方法，其可有效地抑制短通道效应。
[0004]本公开提出了一种晶体管结构，包括：衬底、栅极结构、多个第一口袋掺杂区(pocket doped region)、多个第二口袋掺杂区、多个源极/漏极延伸区(source/drain extension(SDE)region)与多个源极/漏极区。栅极结构位于衬底上。多个第一口袋掺杂区位于栅极结构旁的衬底中。第一口袋掺杂区的掺杂包括IVA族元素。多个第二口袋掺杂区位于栅极结构旁的衬底中。第二口袋掺杂区的深度大于第一口袋掺杂区的深度。多个源极/漏极延伸区位于多个第一口袋掺杂区中。多个源极/漏极区位于栅极结构旁的衬底中。源极/漏极延伸区位于源极/漏极区与栅极结构之间。
[0005]根据本公开的一实施例，在上述晶体管结构中，第一口袋掺杂区的掺杂包括可为碳(C)或锗(Ge)。
[0006]根据本公开的一实施例，在上述晶体管结构中，源极/漏极区可连接于源极/漏极延伸区。上述晶体管结构还包括多个间隙壁。多个间隙壁位于栅极结构的侧壁上。源极/漏极延伸区可位于间隙壁下方。
[0007]根据本公开的一实施例，在上述晶体管结构中，还包括多个第一接触窗掺杂区(contact doped region)与多个第二接触窗掺杂区。多个第一接触窗掺杂区位于栅极结构旁的衬底中。源极/漏极区可位于第一接触窗掺杂区中。第一接触窗掺杂区的掺杂包括IVA族元素。第二接触窗掺杂区位于多个第一接触窗掺杂区中。第二接触窗掺杂区的深度可大于源极/漏极区的深度。
[0008]本公开提出了另一种晶体管结构，包括：衬底、栅极结构、多个源极/漏极区与多个接触窗掺杂区。栅极结构位于衬底上。多个源极/漏极区位于栅极结构旁的衬底中。多个接触窗掺杂区位于栅极结构旁的衬底中。源极/漏极区位于接触窗掺杂区中。接触窗掺杂区的掺杂包括IVA族元素。
[0009]本公开提出一种晶体管结构的制造方法，该方法包括以下步骤：提供衬底。在衬底上形成栅极结构。在栅极结构旁的衬底中形成多个第一口袋掺杂区。第一口袋掺杂区的掺杂包括IVA族元素。在栅极结构旁的衬底中形成多个第二口袋掺杂区。第二口袋掺杂区的深度大于第一口袋掺杂区的深度。在多个第一口袋掺杂区中形成多个源极/漏极延伸区。在栅
极结构旁的衬底中形成多个源极/漏极区。源极/漏极延伸区位于源极/漏极区与栅极结构之间。
[0010]根据本公开的一实施例，在上述晶体管结构的制造方法中，第一口袋掺杂区的形成方法可为冷注入(cold implant)。冷注入的温度可为
‑
20℃至
‑
100℃。
[0011]根据本公开的一实施例，在上述晶体管结构的制造方法中，还包括以下步骤。在栅极结构旁的衬底中形成多个第一接触窗掺杂区。源极/漏极区位于第一接触窗掺杂区中。第一接触窗掺杂区的掺杂可包括IVA族元素。
[0012]根据本公开的一实施例，在上述晶体管结构的制造方法中，第一接触窗掺杂区的形成方法可为冷注入。冷注入的温度可为
‑
20℃至
‑
100℃。
[0013]根据本公开的一实施例所述，在上述晶体管结构的制造方法中，还包括以下步骤。在多个第一接触窗掺杂区中形成多个第二接触窗掺杂区。第二接触窗掺杂区的深度可大于源极/漏极区的深度。
[0014]基于上述，在本公开的一些实施例的晶体管结构中，多个源极/漏极延伸区位于多个第一口袋掺杂区中，且第一口袋掺杂区的掺杂包括IVA族元素。因此，可通过第一口袋掺杂区来抑制源极/漏极延伸区中的掺杂扩散出去，以此可有效地抑制短通道效应与击穿效应(punch through effect)，且可降低漏电流。在本公开的一些实施例的晶体管结构中，源极/漏极区位于接触窗掺杂区中，且接触窗掺杂区的掺杂包括IVA族元素。因此，可通过接触窗掺杂区来抑制源极/漏极区中的掺杂扩散出去，以此可有效地抑制短通道效应与击穿效应，且可降低阻值。在本公开的一些实施例的晶体管结构的制造方法中，在多个第一口袋掺杂区中形成多个源极/漏极延伸区，且第一口袋掺杂区的掺杂包括IVA族元素。因此，可通过第一口袋掺杂区来抑制源极/漏极延伸区中的掺杂扩散出去，以此可有效地抑制短通道效应与击穿效应，且可降低漏电流。
[0015]为让本公开的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
[0016]图1A至图1F为根据本公开的一些实施例的晶体管结构的制造流程剖面图；
[0017]附图标记说明：
[0018]10：晶体管结构；
[0019]100：衬底；
[0020]102：隔离结构；
[0021]104：栅极结构；
[0022]106，124：介电层；
[0023]108：导电层；
[0024]110：金属硅化物层；
[0025]112：硬掩模层；
[0026]114，116：口袋掺杂区；
[0027]118：源极/漏极延伸区；
[0028]120：间隙壁；
[0029]122：源极/漏极区；
[0030]126，128：接触窗掺杂区；
[0031]OP：升口。
具体实施方式
[0032]下文列举实施例并配合附图来进行详细地说明，但所提供的实施例并非用以限制本公开所涵盖的范围。为了方便理解，在下述说明中相同的构件将以相同的符号标示来说明。此外，附图仅以说明为目的，并未根据原尺寸作图。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
[0033]图1A至图1F为根据本公开的一些实施例的晶体管结构的制造流程剖面图。
[0034]请参照图1A，提供衬底100。衬底100可为半导体衬底，如硅衬底。在一些实施例中，可在衬底100中形成隔离结构102。隔离结构102例如是浅沟道隔离(shallow trench isolation，STI)结构。隔离结构102的材料例如是氧化硅。
[0035]接着，在衬底100上形成栅极结构104。栅极结构104可包括介电层106与导电层108。介电层106位于衬底100上。介电层106可用于做为栅介电层。介电层106的材料例如是氧化硅。导电层108位于介电层106上。导电层108可用于作为栅极。导电层108的材料例如是掺杂多晶硅。在一些实施例中，栅极结构104还包括金属硅化物层110与硬掩模层112中的至少一个。金属硅化本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶体管结构，其特征在于，包括：衬底；栅极结构，位于所述衬底上；多个第一口袋掺杂区，位于所述栅极结构旁的所述衬底中，其中所述第一口袋掺杂区的掺杂包括IVA族元素；多个第二口袋掺杂区，位于所述栅极结构旁的所述衬底中，其中所述第二口袋掺杂区的深度大于所述第一口袋掺杂区的深度；多个源极/漏极延伸区，位于多个所述第一口袋掺杂区中；以及多个源极/漏极区，位于所述栅极结构旁的所述衬底中，其中所述源极/漏极延伸区位于所述源极/漏极区与所述栅极结构之间。2.根据权利要求1所述的晶体管结构，其中所述第一口袋掺杂区的掺杂包括碳或锗。3.根据权利要求1所述的晶体管结构，其中所述源极/漏极区连接于所述源极/漏极延伸区，且所述晶体管结构还包括：多个间隙壁，位于所述栅极结构的侧壁上，其中所述源极/漏极延伸区位于所述间隙壁下方。4.根据权利要求1所述的晶体管结构，还包括：多个第一接触窗掺杂区，位于所述栅极结构旁的所述衬底中，其中所述源极/漏极区位于所述第一接触窗掺杂区中，且所述第一接触窗掺杂区的掺杂包括所述IVA族元素；以及多个第二接触窗掺杂区，位于多个所述第一接触窗掺杂区中，其中所述第二接触窗掺杂区的深度大于所述源极/漏极区的深度。5.一种晶体管结构，其特征在于，包括：衬底；栅极结构，位于所述衬底上；多个源极/漏极区，位于所述栅极结构旁的所述衬底中；以及多个接触窗掺杂区，位于所述栅极结构旁的所述衬底中，其中所述源极/漏极区位于所述接触窗掺杂区中，且所述接触窗掺杂区...

【专利技术属性】
技术研发人员：廖政华，柯宗杰，林幸如，谢荣裕，杨令武，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：