低相噪全ＰＭＯＳ考比兹晶体振荡器放大器电路制造技术

本发明专利技术公布了一种低相噪全ＰＭＯＳ考比兹晶体振荡器放大器电路，属考比兹晶体振荡器放大器电路。本发明专利技术包括振荡器放大电路、括起振偏置电路、振幅与峰值检测电路、振幅比较电路和振幅控制电路，其中振幅控制电路串接振幅比较电路后接振荡器放大电路的输入端，振荡器放大电路的输出端串接振幅与峰值检测电路后接振幅比较电路的输入端，起振偏置电路的输出端接振荡器放大电路的输入端，晶体分别接振荡器放大电路、振幅控制电路与振幅与峰值检测电路的输入端。本发明专利技术功耗小、起振偏置电路简单、相位噪声小、振幅可通过改变电流或电阻来调整、负反馈系统简单且稳定有效。

【技术实现步骤摘要】

本专利技术涉及一种低相噪全PMOS考比兹晶体振荡器放大器电路，属于考比兹晶体 振荡器放大器电路的

技术介绍
通信，计算机，导航系统，家电，电子钟表，都离不开时钟电路。不同应用对于时钟电路的精度要求不同，价格成本要求不同，因此要求电路的形式也不同。时钟生成电路有RC迟豫振荡器，环形振荡器，电感电容串并联谐振振荡器。特殊材料例如石英晶体，可以等效高品质电感电容串并联谐振腔。石英晶体配合放大器电路可以构成稳定度很高的时钟生成电路，一般叫晶体振荡器，简称晶振。放大器电路含有噪声，会对晶振生成的时钟稳定度造成影响，或者说会使产生的时钟周期造成抖动，表现在频率上，就是所谓的相位噪声。相位噪声作用很重要，例如，在无线通信接收机中，射频信号被锁相环生成的本振混频到中频乃至基带，本振所含的相位噪声就会降低接收到的中频或基带信号信噪比。 晶振应用广泛，通常锁相环的参考时钟就来自晶振，晶振放大器引入的相位噪声是锁相环生成的时钟信号中相位噪声的重要组成部分。降低晶振放大器的噪声，就能有利于提高时钟的稳定度。 石英晶体本身不会振动，必须依靠放大器电路来驱动。放大器电路与晶体连接前， 时钟振幅为0。电路与晶体连接后，由于正反馈的作用和晶体高品质的选频特性，电路中开 始出现振荡。放大器设计合理的正常情况下，振幅会逐步增加直至稳定。振幅从0到90% 稳定振幅的过程一般称为起振。如果放大器设计不合理，驱动能力太小，就会出现以下情况 中的一种情况l)晶体振荡器不起振；2)晶体振荡器起振，但是幅度较小，放大器贡献的相 位噪声过大；3)晶体振荡器起振，但是幅度很小，以至于后面的电路无法形成可利用的时 钟信号。 因此，设计晶体振荡器放大器电路，首先要保证起振，然后要保证稳定振幅达到设 计要求，放大器电路噪声导致的相位噪声要满足设计要求。 综上所述，晶体振荡器放大器电路需要1)核心放大器，其初始驱动能力要达到起 振条件；2)振幅检测电路；3)振幅控制电路。这些电路连在一起，构成一个负反馈系统。好 的设计，该反馈系统不会振动，稳定振幅达到设计要求，放大器电路噪声导致的相位噪声要 满足设计要求。 现有放大器电路有的功耗大，有的电路特别复杂，有的相位噪声大，有的成本高。
技术实现思路
技术问题本专利技术目的是针对
技术介绍
中所述的现有技术中存在的缺陷提供一种 低相噪全PM0S考比兹晶体振荡器放大器电路。技术方案本专利技术为实现上述目的，采用如下技术方案 本专利技术低相噪全PM0S考比兹晶体振荡器放大器电路，包括振荡器放大电路，其特征在于还包括起振偏置电路、振幅与峰值检测电路、振幅比较电路和振幅控制电路，其中振 幅控制电路串接振幅比较电路后接振荡器放大电路的输入端，振荡器放大电路的输出端串 接振幅与峰值检测电路后接振幅比较电路的输入端，起振偏置电路的输出端接振荡器放大 电路的输入端，晶体分别接振荡器放大电路、振幅控制电路与振幅与峰值检测电路的输入丄山顺。 有益效果 本专利技术1)功耗小，振幅控制电路不需直流偏置，2)起振偏置电路简单，且保证晶 振起振，3)相位噪声小，4)振幅可通过改变电流或电阻来调整，5)负反馈系统简单且稳定 有效。附图说明 图l:本专利技术原理框图。 图2 :本专利技术电路原理图。具体实施例方式下面结合附图对专利技术的技术方案进行详细说明 如图1所示，本专利技术低相噪全PM0S考比兹晶体振荡器放大器电路，由保证起振的 优化起振偏置电路和无功耗的稳定有效的振幅控制电路以及振荡器放大电路、振幅与峰值 检测电路和振幅比较电路构成，其中振幅控制电路串接振幅比较电路后接振荡器放大电路 的输入端，振荡器放大电路的输出端串接振幅与峰值检测电路后接振幅比较电路的输入 端，起振偏置电路的输出端接振荡器放大电路的输入端，晶体分别接振荡器放大电路、振幅 控制电路与振幅与峰值检测电路的输入端。 如图2所示，所述振荡器放大电路由第三、第四电容C3、 C4以及第一、第二 M0S管 M1、M2构成，其中第三电容C3的一端分别接晶体的一端、第一M0S管M1的栅极和振幅与峰 值检测电路的输入端，第三电容C3的另一端分别接第四电容C4的一端、第一 MOS管Ml的 漏极和第二 MOS管M2的源极，第四电容C4的另一端分别与晶体的另一端、第一 M0S管Ml 的源极连接接地，第二M0S管M2的漏极接直流电源vdd，第二M0S管M2的栅极分别与起振 偏置电路和振幅比较电路的输出端连接。 所述振幅与峰值检测电路由第五M0S管M5、第九电阻R9以及第九、第十电容C9、 C10构成，其中第五M0S管M5的源极接直流电源vdd，第五M0S管M5的栅极分别接接振荡 器放大电路和晶体，第五M0S管M5的漏极分别接第九电阻R9的一端和第十电容C10的一 端，第九电阻R9的另一端分别接振幅比较电路的输入端和第九电容C9的一端，第九电容C9 的另一端与第十电容C10的另一端连接接地。 所述起振偏置电路包括第九M0S管M9和第二电流源12，其中第九M0S管M9的漏 极接直流电源vdd，第九M0S管M9的栅极分别接第九M0S管M9的源极和第二电流源12的 输入端，第二电流源12的输出端接地。 所述振幅控制电路包括第四M0S管M4、第一电阻Rl和第一电流源11 ，其中第一电 阻R1的一端接晶体，第一电阻(Rl)的另一端分别接第四M0S管M4的栅极和源极以及第一 电流源Il的输入端，第一电流源Il的输出端接地，第四M0S管M4的漏极接振幅比较电路4的输入端。图2中C2是晶体的电路模型，其他部分是放大器电路。 a)晶体振荡器放大器核心电路由Ml和M2两个PM0S构成 b)M9， 12和Rll用于设定起振时放大器用电； c) II， M4， RIO用于设定放大器主管子Ml的偏置电压； d)NMOS管M5和电容CIO用于检测振荡器电压的正峰值，R9和C9构成低通滤波 器，减少峰值的波动。如果振幅超过一定值，电压上升并反馈给M2以减少放大器电流，从而 减少振幅。 振幅约为2(VTN+I1*R10) 1)启动点依靠电流镜和12，稳定可靠； 2)PM0S源极跟随器自动设定直流电压，电流镜设定电流，工作点稳定； 3)匹配重复偏置电路由R10， M6和电流源II构成。通过设定M1的栅电压，自动设定其他参数，保证电流镜管子M2有足够电压空间，增加输出阻抗，降低损耗； 4)起振时不对电源电压变化做反映，偏置点电压Vbias = Vdd_Il*R10-| Vtp | ，Vd_m2 = Vdd-I1*R10， Vds_M2 = I1*R10，损耗无电源电压无关； 5)无功耗振幅控制电路由NMOS M6，电容及电阻构成，控制M2电流。振幅控制电路只检测最高电压，由于无泄放通路，电压只能单方向变化，输出只能保持不变或上升； 6)增加II或者R10有利于提高起振可靠性，同时增大振幅； 7)全PM0S放大器提供低相噪，保证最小1/f噪声； 8)振幅控制电路和启动电路通过电阻电容隔离，简单高效； 9)pmos电流源偏置，减少高频电流进入电源； 10)nmos背栅可以接地，增加vtn，增大振幅，不需要深n阱。权利要求一种低相噪全PMOS考比兹晶体振荡器放大器电路，包括振荡器放大电路，其特征在于还包括起振偏置电路、振幅与峰值检测电路、振幅本文档来自技高网...

【技术保护点】
一种低相噪全ＰＭＯＳ考比兹晶体振荡器放大器电路，包括振荡器放大电路，其特征在于还包括起振偏置电路、振幅与峰值检测电路、振幅比较电路和振幅控制电路，其中振幅控制电路串接振幅比较电路后接振荡器放大电路的输入端，振荡器放大电路的输出端串接振幅与峰值检测电路后接振幅比较电路的输入端，起振偏置电路的输出端接振荡器放大电路的输入端，晶体分别接振荡器放大电路、振幅控制电路与振幅与峰值检测电路的输入端。

【技术特征摘要】

【专利技术属性】
技术研发人员：何程明，
申请(专利权)人：苏州锐调科技有限公司，
类型：发明
国别省市：32[中国|江苏]