半导体器件制造技术

一种半导体器件，包括：金属硅化物层，在衬底上；以及接触插塞结构，在金属硅化物层上。接触插塞结构包括：金属图案，包括第一金属；以及第一阻挡图案，覆盖金属图案的下表面和侧壁，并接触金属硅化物层。第一阻挡图案包括第二金属。金属硅化物层包括硅、第二金属和与第二金属不同的第三金属。属不同的第三金属。属不同的第三金属。

【技术实现步骤摘要】
半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2022年4月12日在韩国知识产权局递交的韩国专利申请No.10
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2022
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0045009的优先权，其全部内容通过引用合并于本文。


[0003]本公开的示例实施例涉及一种半导体器件。更具体地，本公开的示例实施例涉及一种包括接触插塞结构的动态随机存取存储器(DRAM)器件。

技术介绍

[0004]金属硅化物层可以形成在包括硅的衬底和包括金属的接触插塞之间，以便增加欧姆接触特性。
[0005]然而，在用于形成金属硅化物层的热处理工艺期间，金属硅化物层可能会过度生长而引起漏电流。

技术实现思路

[0006]示例实施例提供了一种具有提高的特性的半导体器件。
[0007]根据本专利技术构思的示例实施例，一种半导体器件包括：衬底上的金属硅化物层；以及金属硅化物层上的接触插塞结构。接触插塞结构包括：金属图案，包括第一金属；以及第一阻挡图案，覆盖金属图案的下表面和侧壁，并接触金属硅化物层。第一阻挡图案包括第二金属。金属硅化物层包括硅、第二金属和与第二金属不同的第三金属。
[0008]根据本专利技术构思的示例实施例，一种半导体器件包括：衬底上的金属硅化物层，该金属硅化物层包括钴钛硅化物(CoTi
x
Si
y
)，x和y为实数；以及金属硅化物层上的接触插塞结构。接触插塞结构包括：金属图案，包括第一金属；第一阻挡图案，衬在金属图案的下表面和侧壁上，该第一阻挡图案包括第二金属的氮化物；以及第二阻挡图案，衬在第一阻挡图案的下表面和侧壁上，并接触金属硅化物层，该第二阻挡图案包括钛。
[0009]根据本专利技术构思的示例实施例，一种半导体器件包括：衬底，包括单元区和外围电路区；第一栅极结构，在单元区中在基本上平行于衬底的上表面的第一方向上延伸；衬底的单元区上的位线结构，该位线结构在基本上平行于衬底的上表面并与第一方向交叉的第二方向上延伸；第一接触插塞结构，在衬底的与位线结构相邻的部分上；第一接触插塞结构上的电容器；衬底的外围电路区上的第二栅极结构；第二接触插塞结构，在衬底的与第二栅极结构相邻的部分上；以及衬底上的金属硅化物层，该金属硅化物层接触第二接触插塞结构的下表面。第二接触插塞结构包括：金属图案，包括第一金属；以及第一阻挡图案，覆盖金属图案的下表面和侧壁，并接触金属硅化物层，该第一阻挡图案包括第二金属。金属硅化物层包括硅、第二金属和与第二金属不同的第三金属。
[0010]在根据示例实施例的半导体器件中，在接触插塞结构和衬底之间的金属硅化物层不会过度地生长到衬底的下部中，并且可以增加与接触插塞结构的下表面的接触面积。因
此，可以减小通过金属硅化物层的漏电流，并且可以减小金属硅化物层和接触插塞结构之间的接触电阻。
附图说明
[0011]图1至图6是示出了根据示例实施例的制造包括接触插塞结构的半导体器件的方法的截面图。
[0012]图7是示出了根据示例实施例的半导体器件中的第一阻挡图案和第二阻挡图案、以及与其相邻的第一金属硅化物层中包括的钛、钴和硅的浓度的曲线图。
[0013]图8和图9是示出了根据示例实施例的制造包括接触插塞结构的半导体器件的方法的截面图。
[0014]图10至图46是示出了根据示例实施例的制造半导体器件的方法的平面图和截面图。
[0015]图47是示出了根据示例实施例的半导体器件的截面图。
具体实施方式
[0016]参考附图，根据示例实施例的半导体器件及其制造方法的上述和其他方面和特征将从下面的详细描述中变得容易理解。将理解，尽管在本文中可以使用术语“第一”、“第二”、和/或“第三”来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分加以区分。因此，在不脱离本专利技术构思的教导的情况下，以下讨论的第一元件、组件、区域、层或部分可以被称为第二或第三元件、组件、区域、层或部分。
[0017]图1至图6是示出了根据示例实施例的制造包括接触插塞结构的半导体器件的方法的截面图。
[0018]参考图1，可以在衬底10上形成第一层间绝缘层20，并且可以部分地蚀刻第一层间绝缘层20和衬底10的上部以形成凹部30。
[0019]衬底10可以包括硅、锗、硅锗等，或者可以由硅、锗、硅锗等形成，并且第一层间绝缘层20可以包括氧化物(例如，氧化硅)或氮化物(例如，氮化硅)，或者可以由氧化物(例如，氧化硅)或氮化物(例如，氮化硅)形成。
[0020]可以在凹部30的底部和第一层间绝缘层20的上表面上形成第一金属层40，并且可以在凹部30的侧壁和第一金属层40的上表面上形成第一封盖层50。
[0021]第一金属层40可以通过具有低间隙填充特性的沉积工艺(例如，物理气相沉积(PVD)工艺)来形成，并且因此，可以不形成在凹部30的侧壁上，而是可以仅形成在凹部30的底部和第一层间绝缘层20的上表面上。在实施例中，可以通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来形成第一金属层40。
[0022]第一金属层40可以包括金属(例如，钴、镍、钛、铂、钼、钠、锰、钨、锆等)，或者可以由金属(例如，钴、镍、钛、铂、钼、钠、锰、钨、锆等)形成。
[0023]第一封盖层50可以通过例如CVD工艺、ALD工艺、PVD工艺等来形成。第一封盖层50可以包括金属氮化物(例如，氮化钛、氮化钽等)，或者可以由金属氮化物(例如，氮化钛、氮化钽等)形成。
[0024]参考图2，可以对其上具有第一金属层40和第一封盖层50的衬底10执行第一热处理工艺。
[0025]在示例实施例中，可以在约450℃和约600℃之间的温度下通过快速热退火(RTA)工艺来执行第一热处理工艺。诸如“约”或“近似”之类的术语可以反映仅以小的相对方式和/或以不会明显改变某些元件的操作、功能或结构的方式变化的数量、大小、朝向或布局。例如，从“约0.1至约1”的范围可以涵盖诸如围绕0.1的0％
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5％偏差和围绕1的0％至5％偏差之类的范围，尤其是这种偏差与所列出的范围保持相同的效果的情况。
[0026]通过第一热处理工艺，第一金属层40中包括的金属和衬底10中包括的例如硅可以彼此反应以形成初步金属硅化物层60。
[0027]例如，如果第一金属层40包括钴，或者由钴形成，则初步金属硅化物层60可以包括单硅化钴(CoSi)和/或二硅化钴(CoSi2)，或者可以由单硅化钴(CoSi)和/或二硅化钴(CoSi2)形成。可以在衬底10的与凹部30的底部相邻的部分处形成初步金属硅化物层60。
[0028]参考图3，可以去除第一封盖层50和第一金属层40以暴露初步金属硅化物层60的上表面和第一层间绝缘层20的上表面。
[0029]在示例实施例中，可以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：衬底上的金属硅化物层；以及所述金属硅化物层上的接触插塞结构，其中，所述接触插塞结构包括：金属图案，包括第一金属；以及第一阻挡图案，覆盖所述金属图案的下表面和侧壁，并接触所述金属硅化物层，其中，所述第一阻挡图案包括第二金属，并且其中，所述金属硅化物层包括硅、所述第二金属和与所述第二金属不同的第三金属。2.根据权利要求1所述的半导体器件，其中，所述第二金属包括钛或钽，并且其中，所述第三金属包括钴、镍、钛、铂、钼、钠、锰、钨或锆。3.根据权利要求2所述的半导体器件，其中，所述第二金属包括钛，并且所述第三金属包括钴，并且其中，所述金属硅化物层包括钴钛硅化物CoTi
x
Si
y
，x和y为实数。4.根据权利要求3所述的半导体器件，其中，所述金属硅化物层的与所述第一阻挡图案相邻的部分处的钛浓度大于所述金属硅化物层的与所述衬底相邻的部分处的钛浓度。5.根据权利要求1所述的半导体器件，其中，所述第一金属包括钨、钛或钽。6.根据权利要求1所述的半导体器件，其中，所述金属图案包括所述第一金属的氮化物。7.根据权利要求6所述的半导体器件，其中，所述金属图案包括氮化钛。8.根据权利要求1所述的半导体器件，还包括：第二阻挡图案，在所述金属图案和所述第一阻挡图案之间，所述第二阻挡图案衬在所述金属图案的所述下表面和所述侧壁上，并且包括金属氮化物。9.根据权利要求8所述的半导体器件，其中，所述第一阻挡图案包括钛，并且所述第二阻挡图案包括氮化钛。10.根据权利要求1所述的半导体器件，其中，所述接触插塞结构的下部填充所述衬底处的凹部，并且其中，所述金属硅化物层设置在所述衬底的与所述凹部相邻的部分处。11.一种半导体器件，包括：衬底上的金属硅化物层，所述金属硅化物层包括钴钛硅化物CoTi
x
Si
y
，其中，x和y为实数；以及所述金属硅化物层上的接触插塞结构，其中，所述接触插塞结构包括：金属图案，包括第一金属；第一阻挡图案，衬在所述金属图案的下表面和侧壁上，所述第一阻挡图案包括第二金属的氮化物；以及
第二阻挡图案，衬在所述第一阻挡图案的下表面和侧壁上，并接触所...

【专利技术属性】
技术研发人员：宣恩彬，金钟贤，李贤正，金度亨，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：