【技术实现步骤摘要】
多芯片堆叠封装结构及其封装方法
[0001]本专利技术涉及半导体封装领域，尤其涉及一种多芯片堆叠封装结构及其封装方法。
技术介绍
[0002]随着电子技术的发展，尺寸小型化、结构和功能高集成化成为电子元器件发展趋势。目前使用较为广泛的是三维(3D)堆叠技术，即在基板正面做芯片堆叠，然后通过焊线的方式完成芯片之间的互联。但是，在该种技术形成的三维堆叠封装结构中，下层芯片的堆叠区域被上层芯片遮挡而导致下层芯片的堆叠区域无法设计功能区，影响产品功能高集成化；并且，该种封装结构仅在基板侧散热，即仅能够实现单侧散热，散热性能较差，封装结构受热会引起阻抗增加，影响封装结构的电性能。
[0003]因此，提高堆叠封装结构中芯片的利用率以及堆叠封装结构的散热性能，对堆叠封装结构高集成化的发展具有重要意义。
技术实现思路
[0004]本专利技术一实施例提供了一种多芯片堆叠封装结构，所述多芯片堆叠封装结构包括：
[0005]基板，具有承载表面；
[0006]第一芯片，设置在所述承载表面上，并与所述基板电连接...
【技术保护点】
【技术特征摘要】
1.一种多芯片堆叠封装结构，其特征在于，包括：基板，具有承载表面；第一芯片，设置在所述承载表面上，并与所述基板电连接，所述第一芯片背离所述基板的一表面具有第一功能区及设置在所述第一功能区外围的第二功能区；第二芯片，设置在所述第一芯片上，所述第二芯片背离所述第一芯片的一表面或者朝向所述第一芯片的一表面具有第三功能区，所述第二芯片覆盖所述第一芯片的第一功能区，且所述第三功能区与所述第一功能区电连接，所述第二功能区暴露于所述第二芯片；第三芯片，倒装设置在所述第二芯片上，所述第三芯片与所述第二芯片的所述第三功能区电连接，且与所述第一芯片的所述第二功能区电连接；塑封体，覆盖所述基板的承载表面，且包覆所述第一芯片、所述第二芯片及所述第三芯片，所述第三芯片的至少部分顶面暴露于所述塑封体。2.根据权利要求1所述的多芯片堆叠封装结构，其特征在于，所述第二芯片还包括贯穿所述第二芯片的硅通孔，所述第三芯片还通过所述硅通孔与所述第一芯片的所述第一功能区电连接。3.根据权利要求1所述的多芯片堆叠封装结构，其特征在于，所述多芯片堆叠封装结构还包括弹性环，所述弹性环设置在所述第三芯片的顶面，且沿垂直所述第三芯片顶面的方向具有弹性，所述塑封体覆盖所述弹性环的外部，所述弹性环的内部暴露出所述第三芯片顶面。4.根据权利要求3所述的多芯片堆叠封装结构，其特征在于，所述弹性环包括：第一环形片，固定在所述第三芯片的顶面；第二环形片，在垂直所述第三芯片顶面的方向上与所述第一环形片相对设置；环形侧片，沿垂直所述第三芯片顶面的方向延伸，且在垂直所述第三芯片顶面的方向上具有弹性，所述环形侧片设置在所述第一环形片与所述第二环形片之间，以连接及支撑所述第一环形片与所述第二环形片；在所述弹性环外部，所述塑封体还填充在所述第一环形片、所述第二环形片与所述环形侧片之间的空间内。5.根据权利要求1～4任意一项所述的多芯片堆叠封装结构，其特征在于，所述多芯片堆叠封装结构还包括导电条带，所述第三芯片通过所述导电条带与所述第一芯片的所述第二功能区电连接。6.根据权利要求5所述的多芯片堆叠封装结构，其特征在于，所述导电条带一端与所述第一芯片的所述第二功能区电连接，另一端固定在所述第二芯片背离所述第一芯片的表面，所述第三芯片的焊盘与所述导电条带的该另一端电连接。7.根据权利要求1～4任意一项所述的多芯片堆叠封装结构，其特征在于，所述多芯片堆叠封装结构还包括导电引线，所述导电引线的一端与所述第一芯片的第二功能区电连接，另一端与所述基板电连接。8.根据权利要求1～4任意一项所述的多芯片堆叠封装结构，其特征在于，所述塑封体还包括：第一子塑封体，覆盖所述基板的承载表面，且包覆所述第一芯片及所述第二芯片；第二子塑封体，覆盖所述第一子塑封体，并包覆所述第三芯片，所述第三芯片的部分顶
面暴露于所述第二子塑封体。9.根据权利要求1～4任意一项所述的多芯片堆叠封装结构，其特征在于，所述多芯片堆叠封装结构还包括重布线层，所述重布线层设置在所述第二芯片背离所述第一芯片的表面，且与所述第二芯片的至少部分所述第三功能区电连接，所述第三芯片设置在所述重布线层上，且通过所述重布线层与所述第二芯片电连接，所述塑封体还覆盖所述重布线层。10.一种多芯片堆叠封装结构的封装方法，其特征在于，包括：提供基板，所述基板具有一...
【专利技术属性】
技术研发人员：柳家乐，岳茜峰，邱冬冬，
申请(专利权)人：长电科技滁州有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。