一种数模接口的时序调节电路制造技术

本申请提供一种数模接口的时序调节电路，属于集成电路技术领域，所述电路包括：数字模块和模拟模块；数字模块包括时钟树和至少一个数据单元，模拟模块包括时钟相位产生单元和至少一个数据接收单元；时钟相位产生单元用于产生第一时钟信号和第二时钟信号，时钟树用于基于第一时钟信号生成各数据单元对应的第一采样时钟信号，时钟相位产生单元还用于基于第二时钟信号生成各数据接收单元对应的第二采样时钟信号；对于任一数据收发组合，数据单元用于基于第一采样时钟信号对外部数据信号进行采样得到第一采样信号，数据接收单元用于基于第二采样时钟信号对第一采样信号进行采样得到目标采样信号，能保证数据正确接收，避免延时对电路性能的影响。时对电路性能的影响。时对电路性能的影响。

【技术实现步骤摘要】
一种数模接口的时序调节电路


[0001]本申请涉及集成电路
，尤其涉及一种数模接口的时序调节电路。

技术介绍

[0002]典型的数模接口架构由数字模块和模拟模块的数据和时钟交互构成。在实际工作过程中，数字模块的时钟是将来自模拟模块的基准时钟输入时钟树后得到的，数字模块的数据单元基于数字模块的时钟对外部数据进行采样并输出给模拟模块，模拟模块再基于内部时钟接收数字模块输出的数据。
[0003]然而在上述工作过程中，模拟模块的基准时钟在传输过程中会存在延时，同时，数字模块输出的数据在传输过程中也存在延时，导致模拟模块无法正确接收数字模块输出的数据，严重影响数模接口电路的性能。

技术实现思路

[0004]本申请提供一种数模接口的时序调节电路，以保证数模接口电路中模拟模块正确接收数字模块输出的数据，避免延时对电路性能的影响。
[0005]本申请提供一种数模接口的时序调节电路，所述电路包括：电连接的数字模块和模拟模块；所述数字模块包括时钟树和至少一个数据单元，所述模拟模块包括时钟相位产生单元和与所述数据单元对应的至少一个数据接收单元；所述时钟相位产生单元用于基于正交时钟信号产生第一时钟信号和第二时钟信号，所述时钟树用于基于所述第一时钟信号生成各数据单元对应的第一采样时钟信号，所述时钟相位产生单元还用于对所述第二时钟信号的相位进行调节以生成各数据接收单元对应的第二采样时钟信号；对于任一数据单元和对应的数据接收单元组成的数据收发组合，所述数据单元用于基于对应的第一采样时钟信号对外部数据信号进行采样得到第一采样信号，对应的数据接收单元用于基于对应的第二采样时钟信号对所述第一采样信号进行采样得到目标采样信号。
[0006]根据本申请提供的一种数模接口的时序调节电路，对于任一数据收发组合，所述第二采样时钟信号的采样位置位于所述第一采样信号中各数据的中心。
[0007]根据本申请提供的一种数模接口的时序调节电路，所述数字模块包括时钟输入接口和数据输出接口，所述模拟模块包括时钟输出接口和数据输入接口；所述模拟模块的时钟输出接口用于输出所述第一时钟信号，相应的，所述数字模块的时钟输入接口用于输入所述第一时钟信号；所述数字模块的数据输出接口用于输出所述第一采样时钟信号，相应的，所述模拟模块的数据输入接口用于输入所述第一采样时钟信号。
[0008]根据本申请提供的一种数模接口的时序调节电路，所述时钟树的输入端与所述时
钟输入接口连接，所述时钟相位产生单元的第一输出端与所述时钟输出接口连接。
[0009]根据本申请提供的一种数模接口的时序调节电路，对于任一数据收发组合，数据单元为第一D触发器，对应的数据接收单元为第二D触发器。
[0010]根据本申请提供的一种数模接口的时序调节电路，所述第一D触发器的输入端输入外部数据信号，所述第一D触发器的时钟端与所述时钟树的输出端连接以输入第一采样时钟信号，所述第一D触发器的输出端与所述数据输出接口连接；所述第二D触发器的输入端与所述数据输入接口连接，所述第二D触发器的时钟端与所述时钟相位产生单元的第二输出端连接以输入第二采样时钟信号，所述第二D触发器的输出端用于输出所述目标采样信号。
[0011]根据本申请提供的一种数模接口的时序调节电路，所述对所述第二时钟信号的相位进行调节以生成各数据接收单元对应的第二采样时钟信号，具体包括：对于任一数据收发组合，基于相位控制位的当前值确定相位调节步长；基于所述相位调节步长对所述第二时钟信号的相位进行调节，直至调节后的第二时钟信号的上升沿位置位于当前数据收发组合中数据单元对应的第一采样信号中各数据的中心时，将调节后的第二时钟信号作为当前数据收发组合中数据接收单元对应的第二采样时钟信号。
[0012]根据本申请提供的一种数模接口的时序调节电路，所述电路还包括判断模块；所述判断模块用于基于各数据收发组合对应的目标采样信号判断各数据收发组合的当前第二采样时钟信号的上升沿位置是否位于第一采样信号中各数据的中心。
[0013]根据本申请提供的一种数模接口的时序调节电路，所述第二时钟信号的相位调节范围为一个时钟周期。
[0014]根据本申请提供的一种数模接口的时序调节电路，所述正交时钟信号包括四路频率相同的子时钟信号，相邻子时钟信号间的相位差为90度，所述正交时钟信号的时钟频率与外部数据信号的数据速率相同。
[0015]本申请提供的数模接口的时序调节电路，所述电路包括：电连接的数字模块和模拟模块；所述数字模块包括时钟树和至少一个数据单元，所述模拟模块包括时钟相位产生单元和与所述数据单元对应的至少一个数据接收单元；所述时钟相位产生单元用于基于正交时钟信号产生第一时钟信号和第二时钟信号，所述时钟树用于基于所述第一时钟信号生成各数据单元对应的第一采样时钟信号，所述时钟相位产生单元还用于对所述第二时钟信号的相位进行调节以生成各数据接收单元对应的第二采样时钟信号；对于任一数据单元和对应的数据接收单元组成的数据收发组合，所述数据单元用于基于对应的第一采样时钟信号对外部数据信号进行采样得到第一采样信号，对应的数据接收单元用于基于对应的第二采样时钟信号对所述第一采样信号进行采样得到目标采样信号，能够保证数模接口电路中模拟模块正确接收数字模块输出的数据，避免延时对电路性能的影响。
附图说明
[0016]为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些
附图获得其他的附图。
[0017]图1是本申请提供的数模接口的时序调节电路的结构示意图；图2是本申请提供的数据收发组合的结构示意图；图3是本申请提供的正交时钟信号的时序示意图；图4是本申请提供的数据收发组合的工作时序示意图。
具体实施方式
[0018]为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0019]图1是本申请提供的数模接口的时序调节电路的结构示意图，如图1所示，所述电路包括：电连接的数字模块和模拟模块；所述数字模块包括时钟树和至少一个数据单元，所述模拟模块包括时钟相位产生单元和与所述数据单元对应的至少一个数据接收单元；所述时钟相位产生单元用于基于正交时钟信号产生第一时钟信号和第二时钟信号，所述时钟树用于基于所述第一时钟信号生成各数据单元对应的第一采样时钟信号，所述时钟相位产生单元还用于对所述第二时钟信号的相位进行调节以生成各数据接收单元对应的第二采样时钟信号；对于任一数据单元和对应的数据接收单元组成的数据收发组合，所述数据单元用于基于对应的第一采样时钟信号对外部数据信号进行采样得到第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数模接口的时序调节电路，其特征在于，所述电路包括：电连接的数字模块和模拟模块；所述数字模块包括时钟树和至少一个数据单元，所述模拟模块包括时钟相位产生单元和与所述数据单元对应的至少一个数据接收单元；所述时钟相位产生单元用于基于正交时钟信号产生第一时钟信号和第二时钟信号，所述时钟树用于基于所述第一时钟信号生成各数据单元对应的第一采样时钟信号，所述时钟相位产生单元还用于对所述第二时钟信号的相位进行调节以生成各数据接收单元对应的第二采样时钟信号；对于任一数据单元和对应的数据接收单元组成的数据收发组合，所述数据单元用于基于对应的第一采样时钟信号对外部数据信号进行采样得到第一采样信号，对应的数据接收单元用于基于对应的第二采样时钟信号对所述第一采样信号进行采样得到目标采样信号。2.根据权利要求1所述的数模接口的时序调节电路，其特征在于，对于任一数据收发组合，所述第二采样时钟信号的采样位置位于所述第一采样信号中各数据的中心。3.根据权利要求2所述的数模接口的时序调节电路，其特征在于，所述数字模块包括时钟输入接口和数据输出接口，所述模拟模块包括时钟输出接口和数据输入接口；所述模拟模块的时钟输出接口用于输出所述第一时钟信号，相应的，所述数字模块的时钟输入接口用于输入所述第一时钟信号；所述数字模块的数据输出接口用于输出所述第一采样时钟信号，相应的，所述模拟模块的数据输入接口用于输入所述第一采样时钟信号。4.根据权利要求3所述的数模接口的时序调节电路，其特征在于，所述时钟树的输入端与所述时钟输入接口连接，所述时钟相位产生单元的第一输出端与所述时钟输出接口连接。5.根据权利要求4所述的数模接口的时序调节电路，其特征在于，对于任一数据收发组合，数据单元为...

【专利技术属性】
技术研发人员：王运锋，王晓阳，
申请(专利权)人：上海奎芯集成电路设计有限公司，
类型：发明
国别省市：