用于调整硅化镍的电阻率的工艺整合方法技术

本文描述在形成互连中使用的用于沉积低电阻率硅化镍层的方法和使用所述方法形成的电子装置。在一个实施方式中，一种用于沉积层的方法包括：将基板定位在处理腔室中的基板支撑件上，所述处理腔室具有设置在所述处理腔室中的镍靶材和硅靶材，所述镍靶材和硅靶材的面向基板部分各自具有从基板的面向靶材表面的在约10度与约50度之间的角度；使气体流动到处理腔室中；向镍靶材施加射频功率并且同时向硅靶材施加直流功率；分别从硅靶材和镍靶材同时地溅射硅和镍；并且在基板上沉积Ni

【技术实现步骤摘要】
用于调整硅化镍的电阻率的工艺整合方法
[0001]本申请是申请日为2018年6月12日、申请号为201880036646.1、专利技术名称为“用于调整硅化镍的电阻率的工艺整合方法”的专利技术专利申请的分案申请。
[0002]背景


[0003]本文所述的实施方式总体涉及半导体装置制造的领域，并且更特别地涉及在多阴极物理气相沉积(physical vapor deposition；PVD)腔室中使用共溅射物理气相沉积(PVD)工艺形成金属硅化物互连的方法，和使用所述方法形成的电子装置。

技术介绍

[0004]随着下一代装置的电路密度增加并且晶体管尺寸持续缩小，用于电线互连(wire interconnect)的材料的性质开始主导针对主要性能度量标准(metric)的装置性能，所述主要性能度量标准包括功耗、电阻电容(resistance
‑
capacitance；RC)延迟和可靠性。因为铜通常表现出相对较低的电阻率，并且从而表现出高的导电率，所以铜在过去的二十年里用于先进的USLI和VSLI技术中的电线互连。然而，随着装置的互连布线(wiring)的宽度缩小至互连布线材料的电子平均自由程(electron mean free path；eMFP)的尺寸或更小，材料的有效电阻率(effective resistivity)由于在互连布线的表面处的不希望的侧壁电子散射和材料的晶界界面而增加。因此，通常用于互连中的铜的有效电阻率对于具有低于铜的39nm的eMFP的宽度的铜互连开始增加，并且对于具有20nm或更小的宽度的互连显著增加。此外，与铜互连一起使用以防止铜材料至周围电介质材料的不希望扩散的阻挡层促成增加的电线互连的总体电阻率。
[0005]因此，在本技术中需要替代的导体材料。

技术实现思路

[0006]本文所述的实施方式通常涉及制造半导体装置的方法，并且特别地涉及在多阴极物理气相沉积(PVD)腔室中将硅化镍层共溅射至基板上的方法。
[0007]在一个实施方式中，用于沉积层的方法包括：将基板定位在处理腔室中的基板支撑件上，所述处理腔室具有设置在所述处理腔室中的镍靶材和硅靶材，所述镍靶材和硅靶材的面向基板部分各自具有从基板的面向靶材表面的在约10度与约50度之间的角度；使气体流动到处理腔室中；向镍靶材施加射频功率并且同时向硅靶材施加直流功率；分别从硅靶材和镍靶材同时地溅射硅和镍；并且在基板上沉积Ni
x
Si1‑
x
层，其中x在约0.01与约0.99之间。
[0008]在另一实施方式中，一种形成装置的方法包括：将基板定位在处理腔室内的基板支撑件上，所述基板具有设置在所述基板上的复数个特征和设置在复数个特征之间的复数个开口；使气体流动到处理腔室中；向镍靶材施加射频功率并且同时向硅靶材施加直流功率，其中镍靶材和硅靶材设置在处理腔室中，并且面向基板的镍靶材和硅靶材的表面各自
与面向靶材的基板的表面具有在约10度与约50度之间的角度；分别从硅靶材和镍靶材同时地溅射硅和镍；并且在基板上沉积Ni
x
Si1‑
x
层以形成复数个互连，其中x在约0.01与约0.09之间。
[0009]在另一实施方式中，电子装置的特征在于图案化的基板，所述基板包含电介质层和设置在电介质层中的复数个互连特征，其中复数个互连特征包含具有约30μohm
‑
cm或更低的有效电阻率的Ni
x
Si1‑
x
，x在约0.4与约0.6之间，并且一个或多个互连特征具有小于约20nm的宽度和是所述宽度的约2倍或更大的高度。
[0010]在另一实施方式中，一种沉积包含镍和硅的层的方法包括：将基板定位在处理腔室中的基板支撑件上，所述处理腔室具有镍靶材和硅靶材，所述镍靶材和硅靶材具有与基板支撑件的表面在约10度与约50度之间的角度；使惰性气体流动到处理腔室中；向镍靶材施加射频功率并且向硅靶材施加直流功率，其中射频功率与直流功率的比率在约1:1与约1:12之间；并且共溅射Ni
x
Si1‑
x
层至基板上，所述Ni
x
Si1‑
x
层具有小于约200μohm
‑
cm的电阻率，其中x在约0.01与0.99之间。
[0011]附图描述
[0012]为了可以详细理解本公开内容的上述特征的方式，可参照实施方式获得上文简要概述的本公开内容的更具体描述，所述实施方式的一些实施方式在附图中示出。然而，应注意，附图仅示出本公开内容的典型实施方式，并且因此不视为限制本公开内容的范围，因为本公开可允许其他同等有效的实施方式。
[0013]图1示出在到50nm和更小的电线互连按比例缩放(scale)与用于所述电线互连的材料选择之间的关系。
[0014]图2A是用于实践本文所公开的实施方式的多阴极处理腔室的横截面图。
[0015]图2B示出在图2A的处理腔室中的沉积期间靶材与基板的相对位置。
[0016]图2C是示出设置在用于实践本文公开的方法的处理腔室的腔室盖中的屏蔽组件的示意图。
[0017]图3A示出根据本文公开的实施方式沉积的硅化镍层的电阻率。
[0018]图3B将铜层、退火的钴层、退火的钌层和硅化镍层的电阻率相比较，其中根据本文所述的方法沉积所述硅化镍层。
[0019]图4是阐述根据本文公开的实施方式的将硅化镍层沉积至基板上的方法的流程图。
[0020]图5A至图5C图示使用图4阐述的方法的电线互连的形成。
[0021]为了促进理解，已经尽可能使用相同的参考数字指示附图共有的相同元件。预期一个实施方式的元件和特征可有益的并入其他实施方式中，而无需进一步叙述。
具体实施方式
[0022]本公开内容的实施方式通常描述用于使用在多阴极PVD腔室中的共溅射物理气相沉积(PVD)工艺将硅化镍层沉积至基板上(包括在基板上先前形成的层上方)的方法，并且所述方法特别地用于通过控制施加于镍靶材和硅靶材的功率和功率比来控制所沉积的硅化镍层的所得电阻率、组成和晶体取向的方法。
[0023]图1示出在到50nm和更小的厚度的沟槽按比例缩放与用于电线互连的材料选择之
间的关系，其中按比例缩放涉及随着电线变窄到达并且超过材料的电子平均自由程eMFP，所选择的材料的线电阻率(电线电阻率)的变化。在图1中，互连电线在设置于电介质材料中的沟槽中，并且具有50nm和更小的宽度(沟槽CD)和2:1的深宽比(深度比宽度)。图1示出铜105、钴103和硅化镍101的有效电阻率之间的关系，其中衬垫/阻挡层插置在铜、钴或硅化镍与电介质材料之间以防止铜、钴或硅化镍原子扩散至周围电介质材料中。
[0024]如本文使用的，有效电阻率是指材料的所测量的电阻率，而不是材料的体积电阻率(bulk resistivity)。如从图1中可见，三种材料的有效电阻率随着电线互连的宽度本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电子装置，包含：图案化基板，所述图案化基板包含电介质层和设置在所述电介质层中的复数个互连特征，其中所述复数个互连特征包含Ni
x
Si1‑
x
层，x在约0.4与约0.6之间，所述Ni
x
Si1‑
x
层具有30μohm
‑
cm或更小的有效电阻率，并且所述互连特征的一个或多个具有小于约20nm的宽度和是所述宽度的约2倍或更大的高度。2.如权利要求1所述的电子装置，进一步包含阻挡层，所述阻挡层设置在所述电介质层与所述互连特征之间。3.如权利要求1所述的电子装置，进一步包含氮化钛层，所述氮化钛层设置在所述Ni
x
Si1‑
x
层上。4.如权利要求1所述的电子装置，其中通过同时地从镍靶材溅射镍和从硅靶材溅射硅以形成均匀的硅化镍层来形成所述复数个互连特征。5.如权利要求4所述的电子装置，进一步包含阻挡层，所述阻挡层设置在所述电介质层与所述互连特征之间。6.如权利要求4所述的电子装置，进一步包含氮化钛层，所述氮化钛层设置在所述Ni
x
Si1‑
x
层上。7.如权利要求4所述的电子装置，其中如所沉积的所述均匀的硅化镍层具有全晶体取向。8.一种电子装置，包含：图案化基板，所述图案化基板包含设置在电介质层中的复数个特征，其中所述复数个特征包含Ni
x
Si1‑
x
层，其中x大于约0.6，所述Ni
x
Si1‑
x
层具有小于20nm的厚度，并且所述Ni
x
Si1‑
x
层的有效电阻率在约30μohm
‑
cm与约60μohm
‑...

【专利技术属性】
技术研发人员：任河，于敏锐，梅裕尔，
申请(专利权)人：应用材料公司，
类型：发明
国别省市：