一种数模芯片多场景复用的芯片验证平台及方法技术

本发明专利技术公开了一种数模芯片多场景复用的芯片验证平台及方法，解决现有技术只能应对一种数模验证场景，针对不同的验证场景需要再次开发独立的验证平台，从而造成成本高，验证效率低的问题。本发明专利技术基于数模芯片中的多场景验证，对测试用例随机化配置信息，并生成激励信息；激励信息输入到对应场景的产物中，得到输出信号；将输出信号与参考模型进行对比，对比后，得到验证结果。本发明专利技术用于多场景复用的数模芯片验证。模芯片验证。模芯片验证。

【技术实现步骤摘要】
一种数模芯片多场景复用的芯片验证平台及方法


[0001]一种数模芯片多场景复用的芯片验证平台及方法，用于多场景复用的数模芯片验证，属于半导体数模芯片研发


技术介绍

[0002]当下对于数模芯片的混合仿真验证平台，业界通用的方案是采用模拟部分的功能进行建模，最后将模型与数字部分的代码一起，实现一定程度的混合仿真。这种混合仿真只能近似地对模拟部分的功能进行仿真验证，不能完全真实有效的对模拟部分进行验证，因此存在较大的误差。而通用的UVM验证平台，由于其自身的限制，主要用于数字部分的功能、时序验证，不能将模拟部分包含进来，因此在数模芯片的混合验证中也存在一定的弊端。
[0003]CN202210318870.8一种以太网芯片的数模混合仿真方法及系统通过构建仿真验证平台形成仿真验证框架，并将模拟模型集成至仿真验证平台中，依次调用第一行为模型和第二行为模型实现数模混合仿真验证，不仅能够有效检查数模接口以及数模之间的连接，还能在软硬件协同工作的基础上覆盖数字电路和模拟电路部分的配合交互，快速有效地帮助发现芯片设计上存在的问题，确认数模混合芯片整体设计是否满足要求。虽然能实现数混混合验证，但存在如下技术问题：
[0004]1.只能应对一种数模验证场景，针对不同的验证场景需要再次开发独立的验证平台，从而造成成本高，验证效率低的问题；
[0005]2.该平台采用了数字模型对模拟通道的功能进行近似操作，并采用数字模型进行仿真，这个近似的过程中会引入误差，导致仿真的结果与实际功能有较大差距。
专利
技术实现思路

[0006]针对上述研究的问题，本专利技术的目的在于提供一种数模芯片多场景复用的芯片验证平台及方法，解决现有技术只能应对一种数模验证场景，针对不同的验证场景需要再次开发独立的验证平台，从而造成成本高，验证效率低的问题。
[0007]为了达到上述目的，本专利技术采用如下技术方案：
[0008]一种数模芯片多场景复用的芯片验证平台，包括如下步骤：
[0009]激励信息生成模块：基于数模芯片中的多场景验证，对测试用例随机化配置信息，并生成激励信息；
[0010]信号输出模块：激励信息输入到对应场景的产物中，得到输出信号；
[0011]对比模块：将各阶段得到的输出信号分别与对应的参考模型中模拟各阶段的结果进行对比，对比得到的结果一致，则表示验证成功，反之验证失败，需调整后再次测试。
[0012]进一步，所述激励信息生成模块的具体实现步骤为：
[0013]步骤1.1、采用UVM transaction的形式将测试用例封装到一个指令数据包中；
[0014]步骤1.2、接收指令数据包，根据该数据包中的成员变量值，对成员变量值按照预先设计的功能设定并对其进行解析得到指令；
[0015]步骤1.3、基于指令，采用Systemverilog语言生成DUT所需的激励信息，激励信息包括数据包的包长信息、时钟的频率信息、数据包的个数信息和数据传送模式信息。
[0016]进一步，所述信号输出模块中的场景包括7个：
[0017]若场景为数据逻辑开发阶段，其产物为数字RTL代码，则进行RTL数字逻辑功能验证；
[0018]若场景为数字时序开发阶段，其产物为数字逻辑网表+sdf，则进行数字逻辑部分的数字时序验证，其中，sdf表示标准延迟文件；
[0019]若场景为数据逻辑开发阶段和模拟功能开发阶段，其产物为数字RTL代码和模拟pre_layout网表，则进行RTL数字逻辑和模拟Pre_Layout网表的混合验证；
[0020]若场景为数据逻辑开发阶段和模拟layout开发阶段，其产物为数字RTL代码和模拟post_layout网表，则进行RTL数字逻辑和模拟Post_Layout网表的混合验证；
[0021]若场景为数字时序开发阶段和模拟功能开发阶段，其产物为数字网表+sdf和模拟Pre_layout网表，则进行数字时序和模拟Pre_Layout网表的混合验证；
[0022]若场景为数字时序开发阶段和模拟layout开发阶段，其产物为数字网表+sdf和模拟post_Iayout网表，则进行数字时序和模拟Post_Layout网表的混合验证；
[0023]若场景为整颗芯片layout开发阶段，其产物为芯片post_layout网表，则进行整颗芯片Post_Layout网表的混合验证；
[0024]验证时，依次按照数据逻辑开发阶段、数字时序开发阶段、数据逻辑开发阶段和模拟功能开发阶段、数据逻辑开发阶段和模拟layout开发阶段、数字时序开发阶段和模拟功能开发阶段、数字时序开发阶段和模拟Iayout开发阶段以及整颗芯片layout开发阶段进行验证。
[0025]进一步，所述信号输出模块的具体实现步骤为：
[0026]若进行RTL数字逻辑功能验证：激励信息通过数字接口，输入到数字RTL代码中进行功能逻辑处理，并通过数模接口监听数字逻辑的输出信号，包括数字信号的翻转及时廷信息，其中，功能逻辑处理在仿真器中运行；
[0027]若进行数字逻辑部分的时序验证：激励信息通过数字接口，输入到数字逻辑网表中，同时将后端工程师根据RTL代码及工艺库提取的标准延迟文件中的延迟信息反标到数字逻辑网表中进行功能逻辑处理，并通过数模接口监听数字逻辑的输出信号，包括数字信号的翻转及时延信息；
[0028]若进行RTL数字逻辑和模拟Pre_Layout网表的混合验证：激励信息通过数字接口，输入到数字逻辑的RTL代码中进行功能逻辑处理，并通过数模接口监听数字逻辑的输出信号；数模接口将数字逻辑输出的信号，转换为模拟信号，输入到模拟Pre_Layout网表，模拟接口将模拟Pre_Layout网表输出的模拟信号转换为数字信号，数模接口和模拟接口得到的输出信号为此阶段最终的输出信号；
[0029]若进行RTL数字逻辑和模拟Post_Layout网表的混合验证：激励信息通过数字接口，输入到数字逻辑的RTL代码中进行功能逻辑处理，并通过数模接口监听数字逻辑的输出信号：数模接口将数字逻辑输出的信号，转换为模拟信号，输入到模拟Post_Layout网表，模拟接口将模拟Post_Layout网表输出的模拟信号转换为数字信号，数模接口和模拟接口得到的输出信号为此阶段最终的输出信号；
[0030]若进行数字时序和模拟Pre_Layout网表的混合验证：激励信息通过数字接口，输入到数字逻辑的网表中，同时将标准延迟文件中的延迟信息反标到数字逻辑网表中进行功能逻辑处理，通过数模接口监听数字网表的输出信号，数模接口将数字逻辑网表输出的信号，转换为模拟信号，输入到模拟Pre_Layout网表；模拟接口将模拟Pre_Layout网表输出的模拟信号转换为数字信号，数模接口和模拟接口得到的输出信号为此阶段最终的输出信号；
[0031]若进行数字时序和模拟Post_Layout网表的混合验证：激励信息通过数字接口，输入到数字逻辑的RTL代码本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数模芯片多场景复用的芯片验证平台，其特征在于，包括如下步骤：激励信息生成模块：基于数模芯片中的多场景验证，对测试用例随机化配置信息，并生成激励信息；信号输出模块：激励信息输入到对应场景的产物中，得到输出信号；对比模块：将各阶段得到的输出信号分别与对应的参考模型中模拟各阶段的结果进行对比，对比得到的结果一致，则表示验证成功，反之验证失败，需调整后再次测试。2.根据权利要求1所述的一种数模芯片多场景复用的芯片验证平台，其特征在于，其特征在于：所述激励信息生成模块的具体实现步骤为：步骤1.1、采用UVM transaction的形式将测试用例封装到一个指令数据包中；步骤1.2、接收指令数据包，根据该数据包中的成员变量值，对成员变量值按照预先设计的功能设定并对其进行解析得到指令；步骤1.3、基于指令，采用Systemverilog语言生成DUT所需的激励信息，激励信息包括数据包的包长信息、时钟的频率信息、数据包的个数信息和数据传送模式信息。3.根据权利要求2所述一种数模芯片多场景复用的芯片验证平台，其特征在于，所述信号输出模块中的场景包括7个：若场景为数据逻辑开发阶段，其产物为数字RTL代码，则进行RTL数字逻辑功能验证；若场景为数字时序开发阶段，其产物为数字逻辑网表+sdf，则进行数字逻辑部分的数字时序验证，其中，sdf表示标准延迟文件；若场景为数据逻辑开发阶段和模拟功能开发阶段，其产物为数字RTL代码和模拟pre_layout网表，则进行RTL数字逻辑和模拟Pre_Layout网表的混合验证；若场景为数据逻辑开发阶段和模拟Iayout开发阶段，其产物为数字RTL代码和模拟post_layout网表，则进行RTL数字逻辑和模拟Post_Layout网表的混合验证；若场景为数字时序开发阶段和模拟功能开发阶段，其产物为数字网表+sdf和模拟Pre_layout网表，则进行数字时序和模拟Pre_Layout网表的混合验证；若场景为数字时序开发阶段和模拟Iayout开发阶段，其产物为数字网表+sdf和模拟post_layout网表，则进行数字时序和模拟Post_Layout网表的混合验证；若场景为整颗芯片Iayout开发阶段，其产物为芯片post_layout网表，则进行整颗芯片Post_Layout网表的混合验证；验证时，依次按照数据逻辑开发阶段、数字时序开发阶段、数据逻辑开发阶段和模拟功能开发阶段、数据逻辑开发阶段和模拟Iayout开发阶段、数字时序开发阶段和模拟功能开发阶段、数字时序开发阶段和模拟Iayout开发阶段以及整颗芯片Iayout开发阶段进行验证。4.根据权利要求3所述一种数模芯片多场景复用的芯片验证平台，其特征在于，所述信号输出模块的具体实现步骤为：若进行RTL数字逻辑功能验证：激励信息通过数字接口，输入到数字RTL代码中进行功能逻辑处理，并通过数模接口监听数字逻辑的输出信号，包括数字信号的翻转及时延信息，其中，功能逻辑处理在仿真器中运行；若进行数字逻辑部分的时序验证：激励信息通过数字接口，输入到数字逻辑网表中，同时将后端工程师根据RTL代码及工艺库提取的标准延迟文件中的延迟信息反标到数字逻辑
网表中进行功能逻辑处理，并通过数模接口监听数字逻辑的输出信号，包括数字信号的翻转及时延信息；若进行RTL数字逻辑和模拟Pre_Layout网表的混合验证：激励信息通过数字接口，输入到数字逻辑的RTL代码中进行功能逻辑处理，并通过数模接口监听数字逻辑的输出信号；数模接口将数字逻辑输出的信号，转换为模拟信号，输入到模拟Pre_Layout网表，模拟接口将模拟Pre_Layout网表输出的模拟信号转换为数字信号，数模接口和模拟接口得到的输出信号为此阶段最终的输出信号；若进行RTL数字逻辑和模拟Post_Layout网表的混合验证：激励信息通过数字接口，输入到数字逻辑的RTL代码中进行功能逻辑处理，并通过数模接口监听数字逻辑的输出信号；数模接口将数字逻辑输出的信号，转换为模拟信号，输入到模拟Post_Layout网表，模拟接口将模拟Post_Layout网表输出的模拟信号转换为数字信号，数模接口和模拟接口得到的输出信号为此阶段最终的输出信号；若进行数字时序和模拟Pre_Layout网表的混合验证：激励信息通过数字接口，输入到数字逻辑的网表中，同时将标准延迟文件中的延迟信息反标到数字逻辑网表中进行功能逻辑处理，通过数模接口监听数字网表的输出信号，数模接口将数字逻辑网表输出的信号，转换为模拟信号，输入到模拟Pre_Layout网表；模拟接口将模拟Pre_Layout网表输出的模拟信号转换为数字信号，数模接口和模拟接口得到的输出信号为此阶段最终的输出信号；若进行数字时序和模拟Post_Layout网表的混合验证：激励信息通过数字接口，输入到数字逻辑的RTL代码中进行功能逻辑处理，通过数模接口监听数字逻辑的输出信号；数模接口将数字逻辑输出的信号，转换为模拟信号，输入到模拟Post_Layout网表，模拟接口将模拟Post_Layout网表输出的模拟信号转换为数字信号，数模接口和模拟接口得到的输出信号为此阶段最终的输出信号；若进行整颗芯片Post_Layout网表的混合验证：激励信息通过数字接口，将输入到数字接口的信号转换为模拟信号，输入到整颗芯的Post_Layout网表的输入端，通过模拟接口将模拟输出转换为数字信号，并将转换后的数字信号输出。5.根据权利要求4所述一种数模芯片多场景复用的芯片验证平台，其特征在于，所述对比模块中，模拟Pre_Layout网表和模拟Post_Layout网表采用的参考模型相同；数字RTL代码和数字逻辑网表+sdf采用的参考...

【专利技术属性】
技术研发人员：武长春，余洋，钟浩，
申请(专利权)人：四川晶罡科技有限公司，
类型：发明
国别省市：