信息处理设备制造技术

本发明专利技术提供一种信息处理设备。根据一个实施例，用于选择分配到第一存储器地址空间的非易失性存储器（１３）的芯片选择信号和用于选择分配到第二存储器地址空间的另一个非易失性存储器的芯片选择信号之间的逻辑和输出被连接到非易失性存储器（１３）。对应于主件的区和用于存储管理信息的区被包括在非易失性存储器（１３）中，并且与各个区关联地指定可访问的主件。仅第二主件被允许访问第二存储器地址空间。第二主件能够通过利用第二存储器地址空间访问对应于第一主件的区或管理信息。

【技术实现步骤摘要】

本专利技术的一个实施例涉及一种包括访问非易失性存储器的多个主件的信息处理设备。
技术介绍
近年来，已经开发了各种信息处理设备，例如个人计算机，个人数据助理(PDA)以 及嵌入式系统。这种信息处理设备一般包括非易失性存储器。非易失性存储器是即使当对信息处理设 备的电源被关闭时也能够保持它的记录的信息的存储器。因而，非易失性存储器主要被用 来记录管理信息和BIOS (基本输入/输出系统)。管理信息是指示由共同使用非易失性存储器的多个主件(CPU, LAN控制器和管理引擎) 的每一个可访问的非易失性存储器中的存储器区域的信息。另一方面，BIOS是控制例如磁盘驱动器，键盘和视频卡的外围装置的程序。简言之， BIOS对OS或应用程序提供与这些外围装置相联系的基本输入/输出功能。另外，对于每个主件是唯一的信息也被存储在非易失性存储器中。为了增强与每一个 主件关联的存储器区域的独立性，非易失性存储器中的在其中存储管理信息的存储器区域 (管理区域)被写保护。然而，存在管理区域需要在信息处理设备的制造的时候或在信息 处理设备的装运后被更新的情况。为满足这个需要，可以使用通过将输入信号(过量负荷 输入(override i叩ut))从外侧传递到其上安置非易失性存储器的板上的测试引脚来取 消写保护的方法。虽然这个方法能够取消管理区域的写保护，但输入信号需要被传递到测试引脚以便取 消写保护。因而，管理区域中的管理信息不能仅仅通过软件被更新，并且维护的效率较低。 虽然在板上安置测试脚是想要用于制造和维护，但用户能够访问该测试引脚。因此，难以 保护存储管理信息的管理区域免遭不安好心的用户的破坏。4-1374号日本专利申请公开公报公开了一种双重的共用存储器控制方法，在其中对于共用两个双重的共用存储器的处理单元的每一个设定指示在线的访问和调试访问二者之 一的访问模式。然而，4-1374号日本专利申请公开公报的技术涉及存储器的访问模式，并不涉及存储器的保护。另外，没有提到用于改变访问模式的方法。因此，必须实现用于，如有需要时，允许从某一主件访问另一主件的信息或管理信息， 而不必使用过量负荷输入，同时能够维持对应于每个主件的存储器区域的独立性的新的功
技术实现思路
本专利技术的目的是提供一种信息处理设备，如有需要时，其允许从某一主件访问另一主 件的信息或管理信息，而不必使用过量负荷输入，同时能够维持非易失性存储器中的对应 于每个主件的存储器区域的独立性。根据本专利技术的实施例，提供有一种信息处理设备，其包括第一主件和第二主件；非 易失性存储器，其被分配到第一存储器地址空间，并且包括用于存储管理信息的第一区， 用于存储由第一主件使用的信息的第二区，以及用于存储由所述第二主件使用的信息的第 三区，管理信息是指示禁止由第一主件和第二主件的每一个访问第一区，允许仅由第一主 件访问所述第二区，允许仅由第二主件访问第三区，以及允许仅由第二主件访问被分配到 所述第一存储器地址空间之后的第二存储器地址空间并且具有与所述第一存储器地址空 间相同的存储器大小的另一非易失性存储器；过滤器模块，被配置为，基于管理信息，执 行用于允许或禁止从第一主件或第二主件发出的，对第一存储器地址空间或第二存储器地 址空间的存储器访问请求的过滤处理；以及存储器访问模块，其被配置为，如果由已经通 过过滤器模块的存储器访问请求指定的存储器地址属于第一存储器地址空间，则生成用于 选择非易失性存储器的第一芯片选择信号，并且将存储器地址输出到连接非易失性存储器 的存储器总线，并且被配置为，如果存储器地址属于第二存储器地址空间，则生成用于选 择所述另一非易失性存储器的第二芯片选择信号，并且将存储器地址输出到存储器总线， 第一芯片选择信号和第二芯片选择信号之间的逻辑和输出被连接到非易失性存储器的芯 片选择信号输入端子。本专利技术的另外的目标和优点将在随后的描述中被阐明，并且部分地将是从描述中显 而易见的，或者可以通过本专利技术的实践被认识到。本专利技术的目标和优点可以借助于以下特 别指出的手段和组合被实现和获得。附图说明结合在说明书中并且构成说明书的一部分的附解本专利技术的实施例，并且与以上给出的总体的描述和以下给出的实施例的详细说明一起，用来解释本专利技术的原理。构的示范性框图；图2是显示用于个别地访问两个非易失性存储器的结构实例的示范性框图；图3是显示根据本实施例的信息处理设备的具体的结构实例的示范性框图；图4显示在非易失性存储器中设定的区的实例；图5显示对应于图4中显示的区的管理信息的实例；图6显示在设置在根据本实施例的信息处理设备中的非易失性存储器中设定的区的实例；图7显示对应于图6中显示的区的管理信息的实例；以及图8是图解由根据本实施例的信息处理设备执行的激活处理的过程的示范性流程图。具体实施方式下文将参考附图描述根据本专利技术的各种的实施例。 一般，根据本专利技术的一个实施例， 信息处理设备包括第一主件，第二主件，分配到第一存储器地址空间的非易失性存储器， 过滤器模块，和存储器访问模块。该非易失性存储器包括用于存储管理信息的第一区，用于存储由第一主件使用的信息 的第二区，以及用于存储由第二主件使用的信息的第三区。所述管理信息指示禁止由第一 主件和第二主件的每一个对第一区的访问，允许仅由第一主件对第二区的访问，允许仅由 第二主件对第三区的访问，以及允许仅由第二主件对分配到第一存储器地址空间之后的并 且具有与第一存储器地址空间同样的存储器大小的第二存储器地址空间的另一个非易失 性存储器的访问。所述过滤器模块被配置为基于管理信息，执行用于允许或禁止从第一主 件或第二主件发出的，对第一存储器地址空间或第二存储器地址空间的存储器访问请求的 过滤处理。存储器访问模块被配置为，如果由已经通过了过滤器模块的存储器访问请求指 定的存储器地址属于第一存储器地址空间，则生成用于选择非易失性存储器的第一芯片选 择信号，并且将存储器地址输出到非易失性存储器被连接到的存储器总线，并且被配置为， 如果存储器地址属于第二存储器地址空间，则生成用于选择所述另一个非易失性存储器的 第二芯片选择信号，并且将存储器地址输出到存储器总线。第一芯片选择信号和第二芯片 选择信号之间的逻辑和输出被连接到非易失性存储器的芯片选择信号输入端子。首先，参照图1，描述根据本专利技术的实施例的信息处理设备的结构。所述信息处理设 备被实现作为例如个人计算机或服务器的计算机，或作为置入各种电子设备的嵌入式系 统。信息处理设备包括多个主件11，过滤器模块12，非易失性存储器13，非易失性存储 器控制器14，以及逻辑和运算电路17。每个主件11是能够访问非易失性存储器13的装置(也称为"总线主件")，并且执行各种运算处理和信息处理设备中的各种装置的控制。 起主件ll的作用的装置是，例如，中央处理单元(CPU)， LAN控制器或管理引擎(ME)。 管理引擎(ME)是执行，例如，互连总线的处理，或与各种I/0装置的通信的装置。在本 信息处理设备中，第一主件lll，第二主件112，...，和第m主件113，例如，被设置作 为多个主件ll。第一主件lll，第二主件112，...，和第m主件113共用非易失性存储器 13。每个主件11执行对非易失性存储器13发出读请求，并且从非易失性本文档来自技高网...

【技术保护点】
一种信息处理设备，其特征在于，包括：　第一主件和第二主件；　非易失性存储器，被分配到第一存储器地址空间，并且包括用于存储管理信息的第一区，用于存储由所述第一主件使用的信息的第二区，以及用于存储由所述第二主件使用的信息的第三区，所 述管理信息指示禁止由所述第一主件和所述第二主件的每一个访问所述第一区，允许仅由所述第一主件访问所述第二区，允许仅由所述第二主件访问所述第三区，以及允许仅由所述第二主件访问另一个非易失性存储器，所述另一个非易失性存储器被分配到所述第一存储器地址空间之后的第二存储器地址空间并且具有与所述第一存储器地址空间相同的存储器大小；　过滤器模块，被配置为，执行用于基于所述管理信息，允许或禁止从所述第一主件或所述第二主件发出的、对所述第一存储器地址空间或所述第二存储器地址空间的存储器存 取请求的过滤处理；以及　存储器访问模块，被配置为，如果由已经通过所述过滤器模块的所述存储器访问请求指定的存储器地址属于所述第一存储器地址空间，则生成用于选择所述非易失性存储器的第一芯片选择信号，并且将所述存储器地址输出到连接所述非易失 性存储器的存储器总线，并且被配置为，如果所述存储器地址属于所述第二存储器地址空间，则生成用于选择所述另一个非易失性存储器的第二芯片选择信号，并且将所述存储器地址输出到所述存储器总线，所述第一芯片选择信号和所述第二芯片选择信号之间的逻辑和输出被连接到所述非易失性存储器的芯片选择信号输入端子。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：西田刚，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]