SRAM存储单元电路及SRAM存储器制造技术

本申请实施例提供了一种SRAM存储单元电路及SRAM存储器，包括第一晶体管，第一晶体管的源极接地，第二晶体管，第二晶体管的源极接地，第三晶体管，第三晶体管的源极与第一晶体管的漏极电连接，第三晶体管的源极与第二晶体管的栅极电连接，第四晶体管，第四晶体管的源极与第二晶体管的漏极电连接，第四晶体管的源极与第一晶体管的栅极电连接，分压单元，包括电阻，第一输出端和第二输出端，第一输出端与第二晶体管的栅极电连接，第二输出端与第一晶体管的栅极电连接，电阻用于上拉电平和分压。通过设置电阻构成的分压单元代替传统负载型SRAM存储单元中的P型晶体管，降低了SRAM存储单元的制作成本，并且为SRAM存储单元在垂直方向的扩展提供了可能性。向的扩展提供了可能性。向的扩展提供了可能性。

【技术实现步骤摘要】
SRAM存储单元电路及SRAM存储器


[0001]本技术涉及电子
，尤其涉及一种SRAM存储单元电路及SRAM存储器。

技术介绍

[0002]传统的负载型SRAM(Static Random
‑
Access Memory；静态随机存储器)单元由六个晶体管组成，包括4个N型晶体管和2个P型上拉晶体管，由于使用的晶体管数量多，导致相同的存储容量下，6T SRAM存储单元占用的体积较大，且P型晶体管工艺复杂，造价成本高，并且基于P型晶体管常用的硅(Si)、锗(Ge)材料加工温度高的特点，导致P型晶体管无法在低温工艺下进行加工，无法满足单片三维集成的基本要求，从而使传统的负载型SRAM在垂直方向难以扩展。

技术实现思路

[0003]鉴于上述问题，本技术实施例的第一方面提供了一种SRAM存储单元电路，该SRAM存储单元电路包括：
[0004]第一晶体管，上述第一晶体管的源极接地；
[0005]第二晶体管，上述第二晶体管的源极接地，上述第二晶体管的漏极与上述第一晶体管的栅极电连接，上述第二晶体管的栅极与上述第一晶体管的漏极电连接；
[0006]第三晶体管，上述第三晶体管的源极与上述第一晶体管的漏极电连接，上述第三晶体管的源极与上述第二晶体管的栅极电连接，上述第三晶体管的漏极与第一位线电连接，上述第三晶体管的栅极与字线电连接；
[0007]第四晶体管，上述第四晶体管的源极与上述第二晶体管的漏极电连接，上述第四晶体管的源极与上述第一晶体管的栅极电连接，上述第四晶体管的漏极与第二位线电连接，上述第四晶体管的栅极与上述字线电连接；
[0008]分压单元，包括电阻，第一输出端和第二输出端，上述第一输出端与上述第二晶体管的栅极电连接，上述第二输出端与上述第一晶体管的栅极电连接，上述电阻用于上拉电平和分压。
[0009]可选的，上述分压单元包括，第一电阻和第二电阻，上述第一电阻一端与上述第一晶体管的漏极电连接，上述第一电阻另一端与电源端电连接，上述第二电阻一端与上述第二晶体管的漏极电连接，上述第二电阻另一端与上述电源端电连接；
[0010]上述第一电阻和上述第二电阻为铟镓锌氧化物材料电阻。
[0011]可选的，上述分压单元包括，上拉电阻，上述上拉电阻一端同时与上述第一晶体管的漏极和上述第二晶体管的漏极电连接，上述上拉电阻另一端与电源端电连接；
[0012]上述上拉电阻为铟镓锌氧化物材料电阻。
[0013]可选的，上述第三晶体管包括铟镓锌氧化物薄膜晶体管，
[0014]上述第四晶体管包括铟镓锌氧化物薄膜晶体管。
[0015]可选的，上述第一晶体管包括铟镓锌氧化物薄膜晶体管，
[0016]上述第二晶体管包括铟镓锌氧化物薄膜晶体管。
[0017]可选的，上述第一晶体管包括铟镓锌氧化物薄膜晶体管，
[0018]上述第二晶体管包括铟镓锌氧化物薄膜晶体管，
[0019]上述第三晶体管包括铟镓锌氧化物薄膜晶体管，
[0020]上述第四晶体管包括铟镓锌氧化物薄膜晶体管；
[0021]上述分压单元中的电阻为铟镓锌氧化物材料电阻。
[0022]可选的，上述SRAM存储单元电路在写入阶段上述字线处于高电平状态，上述第三晶体管和上述第四晶体管处于导通状态，上述第一位线的电平信号与上述第二位线相反，
[0023]在上述第一位线的电平信号为高电平的情况下，上述第二晶体管为导通状态，
[0024]在上述第一位线的电平信号为低电平的情况下，上述第二晶体管为截止状态，
[0025]在上述第二位线的电平信号为高电平的情况下，上述第一晶体管为导通状态，
[0026]在上述第二位线的电平信号为低电平的情况下，上述第一晶体管为截止状态。
[0027]可选的，上述SRAM存储单元电路在读取阶段上述字线处于高电平，上述第三晶体管和上述第四晶体管处于导通状态，
[0028]上述第一位线和上述第二位线的电平信号为高电平，
[0029]上述第一晶体管和上述第二晶体管的导通或截止状态相反。
[0030]可选的，上述SRAM存储单元电路在保持阶段上述字线处于低电平，上述第三晶体管和上述第四晶体管处于截止状态，
[0031]上述第一晶体管和上述第二晶体管的导通或截止状态相反，
[0032]上述分压单元用于上拉电平和分压。
[0033]本技术实施例的第二方面提供了一种SRAM存储器，包括：
[0034]如第一方面的SRAM存储单元电路。
[0035]本申请实施例提供的SRAM存储单元电路及SRAM存储器，该SRAM存储单元电路包括：第一晶体管，上述第一晶体管的源极接地，上述第一晶体管的栅极寄生电容用于存储电荷；第二晶体管，上述第二晶体管的源极接地，上述第二晶体管的栅极寄生电容用于存储电荷；第三晶体管，上述第三晶体管的源极与上述第一晶体管的漏极电连接，上述第三晶体管的源极与上述第二晶体管的栅极电连接，上述第三晶体管的漏极与第一位线电连接，上述第三晶体管的栅极与字线电连接；第四晶体管，上述第四晶体管的源极与上述第二晶体管的漏极电连接，上述第四晶体管的源极与上述第一晶体管的栅极电连接，上述第四晶体管的漏极与第二位线电连接，上述第四晶体管的栅极与上述字线电连接；分压单元，包括电阻，第一输出端和第二输出端，上述第一输出端与上述第二晶体管的栅极电连接，上述第二输出端与上述第一晶体管的栅极电连接，上述电阻用于上拉电平和分压。SRAM存储单元存在工艺复杂，造价成本高的问题，同时，现有P型晶体管的沟道材料难以在低温环境下进行加工，无法满足单片三维集成的基本要求，本申请实施例通过设置电阻构成的分压单元代替传统负载型SRAM存储单元中的P型晶体管，利用了电阻工艺简单，结构灵活，材料选取多样性的特点，降低了SRAM存储单元的制作成本，并且为SRAM存储单元在垂直方向的扩展提供了可能性。
附图说明
[0036]通过阅读下文优选实施例的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施例的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
[0037]图1为本申请实施例提供的一种SRAM存储单元电路的示意性结构框图；
[0038]图2为本申请实施例提供的另一种SRAM存储单元电路的示意性结构框图；
[0039]图3为本申请实施例提供的又一种SRAM存储单元电路的示意性结构框图。
具体实施方式
[0040]本技术实施例通过提供一种SRAM存储单元电路及SRAM存储器，解决了现有技术中负载型SRAM存储单元中P型晶体管工艺复杂，难以在垂直方向进行扩展的问题。
[0041]在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SRAM存储单元电路，其特征在于，第一晶体管，所述第一晶体管的源极接地；第二晶体管，所述第二晶体管的源极接地，所述第二晶体管的漏极与所述第一晶体管的栅极电连接，所述第二晶体管的栅极与所述第一晶体管的漏极电连接；第三晶体管，所述第三晶体管的源极与所述第一晶体管的漏极电连接，所述第三晶体管的源极与所述第二晶体管的栅极电连接，所述第三晶体管的漏极与第一位线电连接，所述第三晶体管的栅极与字线电连接；第四晶体管，所述第四晶体管的源极与所述第二晶体管的漏极电连接，所述第四晶体管的源极与所述第一晶体管的栅极电连接，所述第四晶体管的漏极与第二位线电连接，所述第四晶体管的栅极与所述字线电连接；分压单元，包括电阻，第一输出端和第二输出端，所述第一输出端与所述第二晶体管的栅极电连接，所述第二输出端与所述第一晶体管的栅极电连接，所述电阻用于上拉电平和分压。2.根据权利要求1所述的SRAM存储单元电路，其特征在于，所述分压单元包括，第一电阻和第二电阻，所述第一电阻一端与所述第一晶体管的漏极电连接，所述第一电阻另一端与电源端电连接，所述第二电阻一端与所述第二晶体管的漏极电连接，所述第二电阻另一端与所述电源端电连接；所述第一电阻和所述第二电阻为铟镓锌氧化物材料电阻。3.根据权利要求1所述的SRAM存储单元电路，其特征在于，所述分压单元包括，上拉电阻，所述上拉电阻一端同时与所述第一晶体管的漏极和所述第二晶体管的漏极电连接，所述上拉电阻另一端与电源端电连接；所述上拉电阻为铟镓锌氧化物材料电阻。4.根据权利要求1至3中任一项所述的SRAM存储单元电路，其特征在于，所述第三晶体管包括铟镓锌氧化物薄膜晶体管，所述第四晶体管包括铟镓锌氧化物薄膜晶体管。5.根据权利要求1至3中任一项所述的SRAM存储单元电路，其...

【专利技术属性】
技术研发人员：汪令飞，卢年端，王桂磊，赵超，李泠，
申请(专利权)人：北京超弦存储器研究院，
类型：新型
国别省市：