【技术实现步骤摘要】
【国外来华专利技术】具有高级突发模式地址比较器的SRAM
[0001]优先权要求
[0002]本专利申请要求2020年08月31日提交的、题目为“SRAM WITH ADVANCED BURST MODE ADDRESS COMPARATOR”的非临时申请号17/008433的优先权，其被转让给本申请的受让人，并且在此通过引用明确并入本文。
[0003]本申请涉及存储器，并且更具体地涉及具有突发模式地址比较器的低功率存储器。
技术介绍
[0004]在常规的静态随机存取存储器(SRAM)中，位线电压差在读取操作期间不是全轨(full rail)，而是等于电源电压的一部分。例如，如果电源电压是1伏，则电压差可能仅为100毫伏或更小。为了响应这种相对较小的电压差并且对存储在位单元中的内容做出位判决，通常的感测放大器需要相对大的增益量，并且因此在在列间距内不适合，使得每个感测放大器跨一组多路复用的列被多路复用。因此，突发模式读取操作不适用于具有感测放大器多路复用的SRAM。
[0005]因此，本领域需要具有突发模式读取操作的SR...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种用于存储器的突发模式地址比较器，包括：地址存储器，被配置为存储用于第一读取操作的第一行地址；锁存器，被配置为响应于用于写入操作的第二行地址等于所述第一行地址，将锁存器输出信号置位，所述写入操作跟在所述第一读取操作之后；第一多个逻辑门，被配置为响应于针对所述存储器的当前行地址等于所述第一行地址，将位比较字断言；第一晶体管，被配置为在每个写入操作期间关断，并且在每个读取操作期间导通；第二晶体管，具有耦合到用于突发模式信号的突发模式节点的第一端子，并且具有通过所述第一晶体管耦合到地的第二端子；以及第二多个逻辑门，被配置为在所述锁存器输出信号被断言时，响应于所述位比较字的断言，将所述第二晶体管导通以将所述突发模式节点接地，并且在所述锁存器输出信号被复位时，响应于所述位比较字的断言，不导通所述第二晶体管。2.根据权利要求1所述的存储器，还包括：第三晶体管，耦合在所述第二晶体管的所述第二端子与所述突发模式节点之间，其中所述第三晶体管被配置为响应于用于所述存储器的存储器时钟信号而导通3.根据权利要求1所述的存储器，其中所述地址存储器包括多个主从锁存器，并且其中每个从锁存器对读取时钟信号进行响应。4.根据权利要求1所述的存储器，其中所述第一多个逻辑门包括多个异或门。5.根据权利要求4所述的存储器，其中所述第二多个逻辑门包括：多个或门，被配置为处理所述位比较字；以及或非门，被配置为处理来自所述多个或门的多个输出信号，其中所述或非门还被配置为驱动所述第二晶体管的栅极。6.根据权利要求5所述的存储器，其中所述多个或门中的末尾或门还被配置为处理用于所述存储器的存储器时钟信号的延迟版本以及所述锁存器输出信号。7.根据权利要求2所述的存储器，还包括：自定时时钟电路，被配置为响应于所述存储器时钟信号而断言自定时时钟信号；以及第四晶体管，耦合在用于存储器电源电压的电源节点与所述突发模式节点之间，其中所述第四晶体管被配置为响应于所述自定时时钟信号的下降沿而导通。8.根据权利要求7所述的存储器，其中所述第一晶体管是n型金属氧化物半导体(NMOS)晶体管，所述第二晶体管是NMOS晶体管，所述第三晶体管是NMOS晶体管，并且所述第四晶体管是p型金属氧化物(PMOS)晶体管。9.根据权利要求1所述的存储器，还包括：第一列，包括第一感测放大器，所述第一感测放大器被配置为通过第一对感测节点感测来自第一位单元的第一位，以在用于所述第一列的第一输出端子处输出所述第一位，第二列，包括第二感测放大器，所述第二感测放大器被配置为通过第二对感测节点感测来自第二位单元的第二位，并且在用于所述第二列的第二输出端子处输出所述第二位；数据输出锁存器；列多路复用器，被配置为在来自所述第一输出端子的所述第一位与来自所述第二输出端子的所述第二位之间进行选择，以将选择的位提供给所述数据输出锁存器；
感测节点预充电电路，被配置为响应于感测节点预充电信号的断言，对所述第一对感测节点和所述第二对感测节点进行预充电；以及自定时时钟电路，被配置为在所述突发模式信号未被断言的读取周期中，断言所述感测节点预充电信号。10.根据权利要求9所述的存储器，其中所述第一感测放大器包括第一复位
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置位锁存器，并且其中所述第二放大器包括第二复位
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