本发明专利技术涉及一种基于7T SRAM的存内计算单元及装置。该单元中管M1的源极和管M2的源极均接VDD，管M1的漏极、管M3的源极、管M5的漏极、管M2的栅极以及管M6的栅极均与Q`点连接，管M1的栅极、管M5的栅极、管M6的漏极、管M2的漏极、管M4的源极以及管M7的栅极均与Q点连接，管M3的栅极与字线WL连接，管M3的漏极与位线BLB连接，管M4的栅极与字线WL连接，管M4的漏极与位线BL连接，管M5的源极与管M6的源极连接，并接VSS，管M7的漏极接IN端，管M7的源极与位线RBL连接。本发明专利技术能够降低存内计算的复杂度并减小存内计算的面积，进而提高存内计算的稳定性。进而提高存内计算的稳定性。进而提高存内计算的稳定性。
【技术实现步骤摘要】
一种基于7T SRAM的存内计算单元及装置
[0001]本专利技术涉及存内计算领域，特别是涉及一种基于7T SRAM的存内计算单元及装置。
技术介绍
[0002]深度卷积神经网络(DCNNs)在人工智能等领域发展迅速，随着它的逐步发展，需要越来越多地考虑尺寸的大小、效率、能耗等方面的问题。传统的计算过程中，权重是在存储器和运算单元之间移动作用的，这不符合低功耗的要求。存内计算(IMC)对DCNN加速越来越有吸引力。传统的存算芯片多采用电压或者电平进行计算，并且单比特计算较多且复杂度高，致使计算的稳定性低。
技术实现思路
[0003]本专利技术的目的是提供一种基于7TSRAM的存内计算单元及装置，能够降低存内计算的复杂度和减小存内计算的面积，进而提高存内计算的稳定性。
[0004]为实现上述目的，本专利技术提供了如下方案：
[0005]一种基于7TSRAM的存内计算单元，包括：管M1、管M2、管M3、管M4、管M5、管M6以及管M7；
[0006]所述管M1的源极和所述管M2的源极均接VDD，所述管M1的漏极、所述管M3的源极、所述管M5的漏极、所述管M2的栅极以及所述管M6的栅极均与Q`点连接，所述管M1的栅极、所述管M5的栅极、所述管M6的漏极、所述管M2的漏极、所述管M4的源极以及所述管M7的栅极均与Q点连接，所述管M3的栅极与字线WL连接，所述管M3的漏极与位线BLB连接，所述管M4的栅极与字线WL连接，所述管M4的漏极与位线BL连接，所述管M5的源极与所述管M6的源极连接，并接VSS，所述管M7的漏极接IN端，所述管M7的源极与位线RBL连接。
[0007]可选地，所述管M1、管M2、管M3、管M4、管M5以及管M6均用于进行权重的存储。
[0008]可选地，所述管M7用于进行乘法运算。
[0009]一种基于7T SRAM的存内计算装置，包括：字线驱动模块、位线驱动模块、输入模块、64个存内计算单元阵列、64个ADC模块；所述存内计算单元阵列包括：存内计算单元；
[0010]所述存内计算单元阵列均与所述字线驱动模块、位线驱动模块以及所述输入模块连接；每一所述存内计算单元阵列对应连接一所述ADC模块；
[0011]所述字线驱动模块用于通过控制字线WL的电平完成控制权重的存储的操作；
[0012]所述位线驱动模块用于通过控制位线BL、位线BLB以及位线RBL的电平实现权重数据的输入；
[0013]所述输入模块用于将输入数据转换为脉冲信号，输入到IN端；
[0014]所述存内计算单元阵列用于进行输入数据和权重的乘累加运算；
[0015]所述ADC模块用于将对应的存内计算单元阵列输出的计算结果由模拟值转换为数字值。
[0016]可选地，所述存内计算单元阵列包括：120行存内计算单元。
[0017]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：
[0018]本专利技术所提供的一种基于7T SRAM的存内计算单元及装置，采用7TSRAM结构，降低了读写干扰的影响，减少了存内计算单元的晶体管的数量，降低了存内计算单元的面积，最终完成了单比特存内计算。
附图说明
[0019]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0020]图1为本专利技术所提供的一种基于7TSRAM的存内计算单元结构示意图；
[0021]图2为本专利技术所提供的一种基于7TSRAM的存内计算装置结构示意图；
[0022]图3为存内计算单元阵列结构示意图。
具体实施方式
[0023]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0024]本专利技术的目的是提供一种基于7TSRAM的存内计算单元及装置，能够降低存内计算的复杂度和减小存内计算的面积，进而提高存内计算的稳定性。
[0025]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0026]图1为本专利技术所提供的一种基于7TSRAM的存内计算单元结构示意图，如图1所示，本专利技术所提供的一种基于7TSRAM的存内计算单元，包括：管M1、管M2、管M3、管M4、管M5、管M6以及管M7；其中，图1中s为晶体管的源极，d为晶体管的漏极，g为晶体管的栅极。
[0027]所述管M1的源极和所述管M2的源极均接VDD，所述管M1的漏极、所述管M3的源极、所述管M5的漏极、所述管M2的栅极以及所述管M6的栅极均与Q`点连接，所述管M1的栅极、所述管M5的栅极、所述管M6的漏极、所述管M2的漏极、所述管M4的源极以及所述管M7的栅极均与Q点连接，所述管M3的栅极与字线WL连接，所述管M3的漏极与位线BLB连接，所述管M4的栅极与字线WL连接，所述管M4的漏极与位线BL连接；所述管M5的源极与所述管M6的源极连接，并接VSS；所述管M7的漏极接IN端，所述管M7的源极与位线RBL连接。
[0028]所述管M1、管M2、管M3、管M4、管M5以及管M6均用于进行权重的存储。所述管M7用于进行乘法运算。
[0029]当权重为1，点Q为高电平，点Q`为低电平；当权重为0时，点Q为低电平，点Q`为高电平。在进行运算前，位线RBL被预充到VDD电压，IN端的电压在不参与运算的时候为高电平状态。权重为1时，管M7开启，当输入数据为1时，此时IN端产生一个脉宽为0.1ns的低电平信号，此时，位线RBL电压降低，最终计算完成后，位线RBL上产生的电压降为最终的计算结果。当输入数据为0时，此时IN端的电压保持高电平，无电压降。权重为0时，管M7断开，无电压
降。
[0030]如图2所示，基于上述的存内计算单元，本专利技术提供一种基于7TSRAM的存内计算装置，包括：字线驱动模块、位线驱动模块、输入模块、64个存内计算单元阵列、64个ADC模块；所述存内计算单元阵列包括：如图1所示的存内计算单元。
[0031]所述存内计算单元阵列均与所述字线驱动模块、位线驱动模块以及所述输入模块连接；每一所述存内计算单元阵列对应连接一所述ADC模块。
[0032]所述字线驱动模块用于通过控制字线WL的电平完成控制权重的存储的操作。
[0033]所述位线驱动模块用于通过控制位线BL、位线BLB以及位线RBL的电平实现权重数据的输入。
[0034]所述输入模块用于将输入数据转换为脉冲信号，输入到IN端。
[0035]所述存内计算单元阵列用于进行输入数据和权本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种基于7TSRAM的存内计算单元，其特征在于，包括：管M1、管M2、管M3、管M4、管M5、管M6以及管M7；所述管M1的源极和所述管M2的源极均接VDD，所述管M1的漏极、所述管M3的源极、所述管M5的漏极、所述管M2的栅极以及所述管M6的栅极均与Q`点连接，所述管M1的栅极、所述管M5的栅极、所述管M6的漏极、所述管M2的漏极、所述管M4的源极以及所述管M7的栅极均与Q点连接，所述管M3的栅极与字线WL连接，所述管M3的漏极与位线BLB连接，所述管M4的栅极与字线WL连接，所述管M4的漏极与位线BL连接，所述管M5的源极与所述管M6的源极连接，并接VSS，所述管M7的漏极接IN端，所述管M7的源极与位线RBL连接。2.根据权利要求1所述的一种基于7TSRAM的存内计算单元，其特征在于，所述管M1、管M2、管M3、管M4、管M5以及管M6均用于进行权重的存储。3.根据权利要求1所述的一种基于7TSRAM的存内计算单元，其特征在于，所述管M7...
【专利技术属性】
技术研发人员：乔树山，陶皓，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：
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