一种用于高速并行计算的片间总线协议实现方法技术

本发明专利技术请求保护一种用于高速并行计算的片间总线协议实现方法，获取发送节点待同步控制指令，其中，发送节点待同步控制指令通过对接收节点待同步控制指令进行串并转换缓存获取；基于发送节点待同步控制指令和接收节点待同步控制指令，确定发送节点待同步控制指令中的差异内容；对差异内容进行分析，确定位于由差异内容确定的控制芯片的引脚处的引脚指令；基于引脚指令，结合差异内容，创建差异内容对应的协议实现模块；基于协议实现模块对接收节点待同步控制指令对应的接收总线指令进行协议实现，获取协议实现后的发送总线指令。由此该方案解决了不同芯片以片外高速串行总线传输片内并行数据时，因握手信号错位而导致的传输错误问题。输错误问题。输错误问题。

【技术实现步骤摘要】
一种用于高速并行计算的片间总线协议实现方法


[0001]本专利技术涉及计算机
，特别涉及一种用于高速并行计算的片间总线协议实现方法。

技术介绍

[0002]集成电路的设计流程包括前端设计和总线设计，前端设计主要包括算法或硬件架构设计与分析、AXI(RegisterTransferLevel，节点待同步控制指令)实现、功能性校验、逻辑综合等设计阶段，总线设计包括布局布线、缺失收敛、物理性校验等设计阶段。整个集成电路的设计流程中，每个设计阶段都涉及复杂的设计指令，每个设计阶段都可能需几周甚至几个月的开发时间。
[0003]目前，多片间的数据传输主要有并行和串行两种方式，前者以牺牲I/O资源为代价来换取传输速率的提高，而后者可以节省I/O资源。当采用高速串行技术进行片间传输时，由于信号从发送芯片需要将并行信号转换为串行信号，经过片间串行总线传输，串行信号在被接收芯片接收后再恢复为并行信号，因此整个传输过程会引入传输延时，而该传输延时会造成并行总线发送方和接收方因握手信号不同步而产生传输错误。

技术实现思路

[0004]本公开至少一实施例提供一种集成电路的用于高速并行计算的片间总线协议实现方法，包括：获取发送节点待同步控制指令，其中，所述发送节点待同步控制指令通过对接收节点待同步控制指令进行串并转换缓存获取；基于所述发送节点待同步控制指令和所述接收节点待同步控制指令，确定所述发送节点待同步控制指令中的差异内容，其中，所述差异内容为所述发送节点待同步控制指令相对于所述接收节点待同步控制指令不同的程序内容；对所述差异内容进行分析，确定位于由所述差异内容确定的控制芯片的引脚处的引脚指令，其中，所述控制芯片包括多个片间互联单元，所述多个片间互联单元为在所述串并转换缓存指令中添加或需调整的片间互联单元；基于所述引脚指令，结合所述差异内容，创建所述差异内容对应的协议实现模块；基于所述协议实现模块对所述接收节点待同步控制指令对应的接收总线指令进行协议实现，获取协议实现后的发送总线指令。
[0005]例如，在本公开至少一实施例提供的用于高速并行计算的片间总线协议实现方法中，基于所述发送节点待同步控制指令和所述接收节点待同步控制指令，确定所述发送节点待同步控制指令中的差异内容，包括：对所述发送节点待同步控制指令和所述接收节点待同步控制指令进行比较，将所述发送节点待同步控制指令相对于所述接收节点待同步控制指令增加或调整的程序内容作为所述差异内容。
[0006]例如，在本公开至少一实施例提供的用于高速并行计算的片间总线协议实现方法中，所述引脚指令包括引脚上位机指令和引脚下位机指令，对所述差异内容进行分析，确定位于由所述差异内容确定的控制芯片的引脚处的引脚指令，包括：确定由所述发送节点待同步控制指令中除所述差异内容以外的内容确定的非控制芯片；对所述差异内容进行分
析，确定发送片间互联单元中来自所述非控制芯片的上位机指令作为所述引脚上位机指令，确定接收片间互联单元下位机至所述非控制芯片的下位机指令作为所述引脚下位机指令，其中，所述发送片间互联单元和所述接收片间互联单元为所述多个片间互联单元中与所述非控制芯片存在直接指令传输关系的片间互联单元。
[0007]例如，在本公开至少一实施例提供的用于高速并行计算的片间总线协议实现方法中，所述引脚上位机指令包括设计上位机FPGA的指令、节点下位机FPGA的指令、并行计算器下位机FPGA的指令；所述引脚下位机指令包括设计下位机端的指令、节点上位机FPGA的指令、并行计算器上位机FPGA的指令以及具有多个驱动的线网类型，其中，所述多个驱动中的至少一个驱动是设计下位机FPGA或并行计算器的下位机FPGA。
[0008]例如，在本公开至少一实施例提供的用于高速并行计算的片间总线协议实现方法中，所述引脚指令包括引脚上位机指令和引脚下位机指令，基于所述引脚指令，结合所述差异内容，创建所述差异内容对应的协议实现模块，包括；将所述引脚上位机指令作为所述协议实现模块的上位机指令；将所述引脚下位机指令作为所述协议实现模块的下位机指令；将所述差异内容作为所述协议实现模块的内部实现，创建所述协议实现模块。
[0009]例如，在本公开至少一实施例提供的用于高速并行计算的片间总线协议实现方法中，基于所述协议实现模块对所述接收节点待同步控制指令对应的接收总线指令进行协议实现，获取协议实现后的发送总线指令，包括：对所述协议实现模块进行综合，获取所述协议实现模块对应的协议实现指令；确定所述接收总线指令中所述控制芯片对应的指令替换内容；对所述接收总线指令进行协议实现，以将所述接收总线指令中的所述指令替换内容替换为所述协议实现指令，获取所述发送总线指令。
[0010]例如，在本公开至少一实施例提供的用于高速并行计算的片间总线协议实现方法中，确定所述接收总线指令中所述控制芯片对应的指令替换内容，包括：依据所述引脚指令，从所述接收总线指令中确定所述控制芯片对应的指令替换内容。
[0011]例如，在本公开至少一实施例提供的用于高速并行计算的片间总线协议实现方法中，对所述接收总线指令进行协议实现，以将所述接收总线指令中的所述指令替换内容替换为所述协议实现指令，获取所述发送总线指令，包括：断开所述指令替换内容中所述引脚指令与所述接收总线指令中所述指令替换内容以外的其它内容的连接关系；将所述指令替换内容替换为所述协议实现指令，并将所述协议实现指令中的所述引脚指令与所述接收总线指令中的预设FPGA连接，获取所述发送总线指令。
[0012]例如，在本公开至少一实施例提供的用于高速并行计算的片间总线协议实现方法中，断开所述指令替换内容中所述引脚指令与所述接收总线指令中所述指令替换内容以外的其它内容的连接关系，包括：断开所述指令替换内容中与所述引脚指令相关的片间互联单元的相关FPGA的连接关系，其中，所述相关FPGA包括与所述引脚指令相关的片间互联单元中与所述接收总线指令的其它内容存在直接指令传输关系的FPGA。
[0013]例如，在本公开至少一实施例提供的用于高速并行计算的片间总线协议实现方法中，将所述指令替换内容替换为所述协议实现指令，并将所述协议实现指令中的所述引脚指令与所述接收总线指令中的预设FPGA连接，获取所述发送总线指令，包括：将所述指令替换内容替换为所述协议实现指令，并将所述协议实现指令中与所述引脚指令相关的发送片间互联单元的上位机FPGA和接收片间互联单元的下位机FPGA与所述接收总线指令中的预
设FPGA连接，获取所述发送总线指令。
[0014]例如，本公开至少一实施例提供的用于高速并行计算的片间总线协议实现方法还包括：对所述发送总线指令和所述发送节点待同步控制指令进行一致性校验。
[0015]例如，本公开至少一实施例提供的用于高速并行计算的片间总线协议实现方法还包括：对所述发送总线指令进行缺失检测。
[0016]本公开至少一实施例提供一种用于高速并行计算的片间总线协议实现装置，包括：获取单元，配置为获取发送节点待同步控制指令，其中，所述发送节本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于高速并行计算的片间总线协议实现方法，包括：获取发送节点待同步控制指令，其中，所述发送节点待同步控制指令通过对接收节点待同步控制指令进行串并转换缓存获取；基于所述发送节点待同步控制指令和所述接收节点待同步控制指令，确定所述发送节点待同步控制指令中的差异内容，其中，所述差异内容为所述发送节点待同步控制指令相对于所述接收节点待同步控制指令不同的程序内容；对所述差异内容进行分析，确定位于由所述差异内容确定的控制芯片的引脚处的引脚指令，其中，所述控制芯片包括多个片间互联单元，所述多个片间互联单元为在所述串并转换缓存指令中添加或需调整的片间互联单元；基于所述引脚指令，结合所述差异内容，创建所述差异内容对应的协议实现模块；基于所述协议实现模块对所述接收节点待同步控制指令对应的接收总线指令进行协议实现，获取协议实现后的发送总线指令。2.根据权利要求1所述的用于高速并行计算的片间总线协议实现方法，其中，基于所述发送节点待同步控制指令和所述接收节点待同步控制指令，确定所述发送节点待同步控制指令中的差异内容，包括：对所述发送节点待同步控制指令和所述接收节点待同步控制指令进行比较，将所述发送节点待同步控制指令相对于所述接收节点待同步控制指令增加或调整的程序内容作为所述差异内容。3.根据权利要求1所述的用于高速并行计算的片间总线协议实现方法，其中，所述引脚指令包括引脚上位机指令和引脚下位机指令，对所述差异内容进行分析，确定位于由所述差异内容确定的控制芯片的引脚处的引脚指令，包括：确定由所述发送节点待同步控制指令中除所述差异内容以外的内容确定的非控制芯片；对所述差异内容进行分析，确定发送片间互联单元中来自所述非控制芯片的上位机指令作为所述引脚上位机指令，确定接收片间互联单元下位机至所述非控制芯片的下位机指令作为所述引脚下位机指令，其中，所述发送片间互联单元和所述接收片间互联单元为所述多个片间互联单元中与所述非控制芯片存在直接指令传输关系的片间互联单元。4.根据权利要求3所述的用于高速并行计算的片间总线协议实现方法，其中，所述引脚上位机指令包括设计上位机FPGA的指令、节点下位机FPGA的指令、并行计算器下位机FPGA的指令；所述引脚下位机指令包括设计下位机端的指令、节点上位机FPGA的指令、并行计算器上位机FPGA的指令以及具有多个驱动的线网类型，其中，所述多个驱动中的至少一个驱动是设计下位机FPGA或并行计算器的下位机FPGA。5.根据权利要求1所述的用于高速并行计算的片间总线协议实现方法，其中，所述引脚指令包括引脚上位机指令和引脚下位机指令，基于所述引脚指令，结合所述差异内容，...

【专利技术属性】
技术研发人员：王聪，王嘉琦，
申请(专利权)人：成都金支点科技有限公司，
类型：发明
国别省市：