本发明专利技术公开了一种提高DFT覆盖率的测试装置及方法，提高DFT覆盖率的测试装置包括时钟分频模块、扫描时钟模块、逻辑运算模块以及时钟门控模块，扫描时钟模块与逻辑运算模块和时钟门控模块连接，时钟分频模块包括时钟分频驱动使能子模块，时钟分频驱动使能子模块与时钟门控模块连接。本发明专利技术通过产生的fclk_gate，可以采用最慢的同步时钟，保证gate出来的时钟之间都是同步的，基于此可以覆盖不同频同相的同步逻辑，达到提高ac覆盖率的目的。达到提高ac覆盖率的目的。达到提高ac覆盖率的目的。
【技术实现步骤摘要】
提高DFT覆盖率的测试装置及方法
[0001]本专利技术涉及数据存储
，更具体地说是提高DFT覆盖率的测试装置及方法。
技术介绍
[0002]目前主流的DFT设计流程，对于ac覆盖率的提升一直是一个难点。尤其对于芯片中大量采用不同频同相的同步时钟设计时，传统的DFT设计方法，无法覆盖不同频同相的同步逻辑。造成覆盖率的丢失。对于一些芯片(如车规级芯片)，明确对ac覆盖率有很高的要求。如果采用传统增加测试点的方式，又会导致芯片面积的增加，而且所测试的方式，严格来说，不符合功能的实际应用场景，也可以被称之为假的覆盖率提高。
技术实现思路
[0003]本专利技术的目的在于克服现有技术的不足，提供提高DFT覆盖率的测试装置及方法，旨在对于芯片中大量采用不同频同相的同步设计时，提升覆盖率。
[0004]为实现上述目的，本专利技术采用以下技术方案：
[0005]第一方面，本专利技术提供了一种提高DFT覆盖率的测试装置，包括时钟分频模块、扫描时钟模块、逻辑运算模块以及时钟门控模块，所述扫描时钟模块与所述逻辑运算模块和所述时钟门控模块连接，所述时钟分频模块包括时钟分频驱动使能子模块，所述时钟分频驱动使能子模块与所述时钟门控模块连接。
[0006]其进一步技术方案为：所述扫描时钟模块包括多个输入端和多个输出端，所述扫描时钟模块的多个所述输入端与所述逻辑运算模块的数据选择端连接，所述扫描时钟模块的多个所述输出端与所述逻辑运算模块的数据运算结果端连接。
[0007]其进一步技术方案为：所述扫描时钟模块的多个所述输入端包括扫描模式测试输入端、扫描使能信号输入端以及扫描时钟输入端，所述扫描模式测试输入端与测试型号连接，所述扫描使能信号输入端与使能信号连接，所述扫描时钟输入端与时钟信号连接。
[0008]其进一步技术方案为：所述扫描时钟模块的多个所述输入端还包括OCC链扫描信号输入端。
[0009]其进一步技术方案为：所述扫描时钟模块的多个所述输出端包括时钟信号输出端和OCC链扫描信号输出端。
[0010]第二方面，本专利技术还提供了一种提高DFT覆盖率的测试方法，包括：
[0011]对于不同频同相的同步逻辑时钟在同一个capture时，均保持同时有效；
[0012]对于不同频同相的不同步逻辑时钟在同一个capture时，均保持同时有效。
[0013]本专利技术与现有技术相比的有益效果是：提高DFT覆盖率的测试装置包括时钟分频模块、扫描时钟模块、逻辑运算模块以及时钟门控模块，所述扫描时钟模块与所述逻辑运算模块和所述时钟门控模块连接，所述时钟分频模块包括时钟分频驱动使能子模块，所述时钟分频驱动使能子模块与所述时钟门控模块连接。通过产生的fclk_gate，可以采用最慢的同步时钟，保证gate出来的时钟之间都是同步的，基于此可以覆盖不同频同相的同步逻辑，
达到提高ac覆盖率的目的。
[0014]上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术技术手段，可依照说明书的内容予以实施，并且为了让本专利技术的上述和其它目的特征及优点能够更明显易懂，以下特举较佳实施例，详细说明如下。
附图说明
[0015]为了更清楚地说明本专利技术实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0016]图1为现有技术的on chip clock设计的示意图。
[0017]图2为本专利技术具体实施例提供的提高DFT覆盖率的测试装置的示意图；
[0018]图3为本专利技术具体实施例提供的提高DFT覆盖率的测试装置的端口描述图表。
具体实施方式
[0019]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0020]应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
[0021]还应当理解，在本专利技术说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本专利技术。如在本专利技术说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
[0022]还应当进一步理解，在本专利技术说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
[0023]在介绍本专利技术之前，先介绍现有技术中on chip clock设计，如图1所示，工作流程(包含de工作方式)：normal func mode,fclk直接输出到fclk_out。dc模式，此时fclk_out为scan_clock。ac模式：在scan shift的时候，occ chain(FF3
‑
FF0),按照实际capture阶段需要的fast clockpulse个数，进行预设值(如：2fast clock pulse则FF3/FF2/FF1/FF0＝0/0/1/1,如果需要4fast clock pulse，则FF3/FF2/FF1/FF0＝1/1/1/1)。在shift到capture的时候，将FF3/FF2/FF1寄存器输出的值装载到FFF3/FFF2/FFF1，结合FF0，完全capture阶段，在fast clk的作用下进行移位，产生fast clk gate(快速时钟门)，从而产生2fast clockpulse或者4个fast clockpulse(快速时钟脉冲)。
[0024]上述现有技术存在的技术缺陷是：每一个clock(时钟)如果插occ的话，都要这种结构，occ chain(时钟链)不复用。产生的fclk_gate，彼此之间的相位都是异步的，所以无法覆盖不同频同相的同步逻辑。传统的DFT occ结构，两个时钟产生的相位不固定，可以理解为异步时钟，所以无法覆盖两个时钟的multicycle路径，导致transition覆盖率降低。
[0025]基于上述现有技术中的缺点，本专利技术提供种提高DFT覆盖率的测试装置。
[0026]如图2
‑
图3所示，一种提高DFT覆盖率的测试装置，包括时钟分频模块、扫描时钟模块、逻辑运算模块以及时钟门控模块，扫描时钟模块与逻辑运算模块和时钟门控模块连接，时钟分频模块包括时钟分频驱动使能子模块，时钟分频驱动使能子模块与时钟门控模块连接。
[0027]在一实施例中，扫描时钟模块包括多个输入端和多个输出端，扫描时钟模块的多个输入端与逻本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.提高DFT覆盖率的测试装置，其特征在于，包括时钟分频模块、扫描时钟模块、逻辑运算模块以及时钟门控模块，所述扫描时钟模块与所述逻辑运算模块和所述时钟门控模块连接，所述时钟分频模块包括时钟分频驱动使能子模块，所述时钟分频驱动使能子模块与所述时钟门控模块连接。2.根据权利要求1所述的提高DFT覆盖率的测试装置，其特征在于，所述扫描时钟模块包括多个输入端和多个输出端，所述扫描时钟模块的多个所述输入端与所述逻辑运算模块的数据选择端连接，所述扫描时钟模块的多个所述输出端与所述逻辑运算模块的数据运算结果端连接。3.根据权利要求1所述的提高DFT覆盖率的测试装置，其特征在于，所述扫描时钟模块的多个所述输入端包括扫描模式测试输入...
【专利技术属性】
技术研发人员：李湘锦，张鹏，李华东，徐军，周世超，
申请(专利权)人：苏州忆联信息系统有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。