一种分离栅沟槽MOS管器件制造技术

本实用新型专利技术涉及一种分离栅沟槽MOS管器件，包括衬底和形成在所述衬底上的外延层，所述外延层内设有沟槽，所述沟槽的底部和部分的侧壁均设有第一氧化层；所述沟槽内沉积有第一栅极多晶硅层，所述第一栅极多晶硅层被分离为依次间隔设置的第一分离栅、第二分离栅和第三分离栅，所述第一分离栅和第二分离栅之间、以及所述第二分离栅和所述第三分离栅之间均设有第二氧化层；其中，所述第二分离栅用于连接源极。本实用新型专利技术的分离栅沟槽MOS管器件，将分离栅分成三个部分，第二分离栅用于外连接源极，第一分离栅和第三分离栅用于减弱第一氧化层角落产生尖峰电场，同时第二分离栅的宽度小于栅极的宽度，降低了电容提高了开关的速率。降低了电容提高了开关的速率。降低了电容提高了开关的速率。

【技术实现步骤摘要】
一种分离栅沟槽MOS管器件


[0001]本技术涉及半导体元器件
，尤其是指一种分离栅沟槽MOS管器件。

技术介绍

[0002]MOS，是MOSFET的缩写。MOSFET金属
‑
氧化物半导体场效应晶体管，简称金氧半场效晶体管(Metal
‑
Oxide
‑
Semiconductor Field
‑
Effect Transistor,MOSFET)。
[0003]一般是金属(metal)—氧化物(oxide)—半导体(semiconductor)场效应晶体管，或者称是金属—绝缘体(insulator)—半导体。G：gate栅极；S：source源极；D：drain漏极。MOS管的source(源极)和drain(漏极)是可以对调的，他们都是在P型backgate中形成的N型区。在多数情况下，这个两个区是一样的，即使两端对调也不会影响器件的性能。这样的器件被认为是对称的。在MOS管开关过程中，栅极和漏极(或源极)之间存在着一个电容，称为栅极漏极(或源极)电容。这个电容会在充放电的过程中吸收或释放电荷，从而使得栅极电压对时间的变化率降低，即栅极电压变化速率下降，从开关速率的角度考虑，当MOS管的栅极电压上升或下降的速率变缓慢时，栅源(或栅汲)电压会在一定时间内缓慢地变化，从而导致MOS管的开通或关断速度变慢，所以电容一下降，开关的速率就会提升。
[0004]但是，现有技术的缺点：现有的分离栅沟槽MOS器件结构中深度注入离子时难度较高，同时现有技术中分离栅和栅极的宽度相同，电容较高，开关速率低，增加了器件的损耗。

技术实现思路

[0005]为此，本技术所要解决的技术问题在于克服现有技术中的分离栅宽度较大，造成电容较高，影响开关速率的问题。
[0006]为解决上述技术问题，本技术提供了一种分离栅沟槽MOS管器件，衬底；形成在所述衬底上的外延层，所述外延层内设有沟槽，所述沟槽的底部和部分的侧壁均设有第一氧化层；所述沟槽内沉积有第一栅极多晶硅层，所述第一栅极多晶硅层被分离为依次间隔设置的第一分离栅、第二分离栅和第三分离栅，所述第一分离栅和第二分离栅之间、以及所述第二分离栅和所述第三分离栅之间均设有第二氧化层；其中，所述第二分离栅用于连接源极。
[0007]在本技术的一个实施例中，所述第二氧化层的厚度为150nm～200nm。
[0008]在本技术的一个实施例中，所述第一氧化层和所述第二氧化层均为二氧化硅层。
[0009]在本技术的一个实施例中，所述沟槽内位于所述第一栅极多晶硅层的一侧设有第三氧化层，以及所述沟槽的位于所述第一栅极多晶硅层一侧的侧壁设有第三氧化层，所述沟槽内位于所述第三氧化层的内侧沉积有第二栅极多晶硅层。
[0010]在本技术的一个实施例中，所述第三氧化层将所述沟槽分隔为上沟槽和下沟槽，所述第一分离栅、第二分离栅、第三分离栅、第二氧化层设置在下沟槽内，所述第二栅极多晶硅层位于上沟槽内。
[0011]在本技术的一个实施例中，所述第一氧化层的上端部与外延层的上端部齐平。
[0012]在本技术的一个实施例中，所述外延层远离衬底的一端设有第一导电类型上体区，所述第一导电类型上体区远离外延层的端面上设有第一导电类型源极区，所述第一氧化层的上端部设置在第一导电类型上体区和第一导电类型源极区内。
[0013]在本技术的一个实施例中，所述第一导电类型源极区远离第一导电类型上体区的端面上设有绝缘介质层。
[0014]在本技术的一个实施例中，所述绝缘介质层远离第一导电类型源极区的端面上设有源极金属层。
[0015]在本技术的一个实施例中，所述第一导电类型上体区上设有两个对称设置的凹槽，所述凹槽内设有源极接触金属，所述源极接触金属伸出凹槽的端部与第一导电类型源极区和绝缘介质层的侧壁相接触。
[0016]本技术的上述技术方案相比现有技术具有以下优点：
[0017]本技术所述的分离栅沟槽MOS管器件，形成栅极区的第一栅极多晶硅层被分离为依次间隔设置的第一分离栅、第二分离栅和第三分离栅，其中，第二分离栅用于外连接源极；所述第二分离栅的宽度小于栅极区的宽度，而所述第二分离栅的宽度等效于MOS管器件的栅极宽度，由此设计能够降低MOS管器件的栅源电容，从而提高MOS管器件的开关速率。同时，第一分离栅和第三分离栅能够减弱第一氧化层角落产生尖峰电场。
附图说明
[0018]为了使本技术的内容更容易被清楚的理解，下面根据本技术的具体实施例并结合附图，对本技术作进一步详细的说明，其中
[0019]图1是本技术实施例中只包含衬底和外延层的分离栅沟槽MOS管器件结构示意图；
[0020]图2是图1中分离栅沟槽MOS管器件的外延层上设置沟槽后的结构示意图；
[0021]图3是图2中分离栅沟槽MOS管器件的沟槽内设置第一氧化层后的结构示意图；
[0022]图4是图3中分离栅沟槽MOS管器件的沟槽内设置第一栅极多晶硅层后的结构示意图；
[0023]图5是图4中分离栅沟槽MOS管器件的第一栅极多晶硅层分离形成三个分离栅后的结构示意图一；
[0024]图6是图4中分离栅沟槽MOS管器件的第一栅极多晶硅层分离形成三个分离栅后的结构示意图二；
[0025]图7是图6中分离栅沟槽MOS管器件的第一栅极多晶硅层一侧设置第三氧化层后的结构示意图；
[0026]图8是图7中第一栅极多晶硅层本技术步骤八的结构图；
[0027]图9是本技术优选实施例中分离栅沟槽MOS管器件的结构示意图。
[0028]说明书附图标记说明：衬底1、外延层2、沟槽3、第一氧化层4、第一栅极多晶硅层5、第一分离栅6、第二分离栅7、第三分离栅8、第二氧化层9、第三氧化层10、第二栅极多晶硅层11、上沟槽12、下沟槽13、第一导电类型上体区14、第一导电类型源极区15、绝缘介质层16、
源极金属层17、凹槽18、源极接触金属19。
具体实施方式
[0029]下面结合附图和具体实施例对本技术作进一步说明，以使本领域的技术人员可以更好地理解本技术并能予以实施，但所举实施例不作为对本技术的限定。
[0030]参照图1
‑
6所示，本技术实施例所述的分离栅沟槽MOS管器件，包括衬底1；形成在所述衬底1上的外延层2，所述外延层2内设有沟槽3，所述沟槽3的底部和部分的侧壁均设有第一氧化层4；所述沟槽3内沉积有第一栅极多晶硅层5，所述第一栅极多晶硅层5被分离为依次间隔设置的第一分离栅6、第二分离栅7和第三分离栅8，所述第一分离栅6和第二分离栅7之间、以及所述第二分离栅7和所述第三分离栅8之间均设有第二氧化层9；其中，所述第二分离栅7用于连接源极。所述第二氧化层9的厚度为150nm～200nm。本技术所述的分离栅沟槽MO本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种分离栅沟槽MOS管器件，其特征在于：包括,衬底；形成在所述衬底上的外延层，所述外延层内设有沟槽，所述沟槽的底部和部分的侧壁均设有第一氧化层；所述沟槽内沉积有第一栅极多晶硅层，所述第一栅极多晶硅层被分离为依次间隔设置的第一分离栅、第二分离栅和第三分离栅，所述第一分离栅和第二分离栅之间、以及所述第二分离栅和所述第三分离栅之间均设有第二氧化层；其中，所述第二分离栅用于连接源极。2.根据权利要求1所述的分离栅沟槽MOS管器件，其特征在于：所述第二氧化层的厚度为150nm～200nm。3.根据权利要求1所述的分离栅沟槽MOS管器件，其特征在于：所述第一氧化层和所述第二氧化层均为二氧化硅层。4.根据权利要求1所述的分离栅沟槽MOS管器件，其特征在于：所述沟槽内位于所述第一栅极多晶硅层的一侧设有第三氧化层，以及所述沟槽的位于所述第一栅极多晶硅层一侧的侧壁设有第三氧化层，所述沟槽内位于所述第三氧化层的内侧沉积有第二栅极多晶硅层。5.根据权利要求4所述的分离栅沟槽MOS管器件，其特征在于：所述第三氧化层将所述沟槽分隔为上沟槽和...

【专利技术属性】
技术研发人员：徐吉，傅玥，孔令涛，
申请(专利权)人：南京芯干线科技有限公司，
类型：新型
国别省市：