半导体存储器装置制造方法及图纸

提供了半导体存储器装置。半导体存储器装置包括源极结构、与源极结构间隔开的第一漏极选择线、与第一漏极选择线间隔开的第一组位线的第一位线至第四位线、从源极结构延伸以穿过第一漏极选择线的第一列沟道结构的第一沟道结构至第四沟道结构、以及分别将第一列沟道结构的第一沟道结构至第四沟道结构连接到第一组位线的第一位线至第四位线的第一接触组的接触插塞的第一接触插塞至第四接触插塞，并且其中第一列沟道结构的第一沟道结构至第四沟道结构中的每一个延伸以与第一组位线的第一位线至第四位线交叠。位线至第四位线交叠。位线至第四位线交叠。

【技术实现步骤摘要】
半导体存储器装置


[0001]本公开的各种实施方式总体上涉及半导体存储器装置，并且更具体地，涉及三维半导体存储器装置。

技术介绍

[0002]为了提高半导体存储器装置的集成度，已经提出了一种三维半导体存储器装置。三维半导体存储器装置可以包括沿着沟道结构限定的存储器单元串。在三维半导体存储器装置中，多个沟道结构可以穿过在基板上彼此分开层叠的多个导电图案。可以提供多个导电图案来访问存储器单元串。
[0003]通过增加上述多个导电图案的层叠数量，可以提高三维半导体存储器装置的集成度，但是制造工艺的稳定性可能会劣化。

技术实现思路

[0004]根据本公开的实施方式，一种半导体存储器装置可以包括：源极结构，其具有在第一方向和与第一方向不同的第二方向上延伸的表面；第一漏极选择线，其在第三方向上与源极结构间隔开，第三方向与源极结构的表面交叉；第一组位线，其包括第一位线、第二位线、第三位线和第四位线，其中第一组位线在第三方向上与第一漏极选择线间隔开，其中，第一组位线的第一位线至第四位线在第一方向上延伸，并且其中，第一组位线的第一位线至第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，所述半导体存储器装置包括：源极结构，所述源极结构具有在第一方向和与所述第一方向不同的第二方向上延伸的表面；第一漏极选择线，所述第一漏极选择线在第三方向上与所述源极结构间隔开，所述第三方向与所述源极结构的所述表面交叉；第一组位线，所述第一组位线包括第一位线、第二位线、第三位线和第四位线，其中，所述第一组位线在所述第三方向上与所述第一漏极选择线间隔开，其中，所述第一组位线的所述第一位线至所述第四位线在所述第一方向上延伸，并且其中，所述第一组位线的所述第一位线至所述第四位线在所述第二方向上彼此间隔开；第一列沟道结构，所述第一列沟道结构包括第一沟道结构、第二沟道结构、第三沟道结构和第四沟道结构，其中，所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构在所述第一方向上彼此间隔开，并且其中，所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构各自从所述源极结构在所述第三方向上延伸以穿过所述第一漏极选择线；第一接触组的接触插塞，所述第一接触组的接触插塞包括第一接触插塞、第二接触插塞、第三接触插塞和第四接触插塞，其中，所述第一接触组的接触插塞的所述第一接触插塞至所述第四接触插塞分别将所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构连接到所述第一组位线的所述第一位线至所述第四位线；以及字线，所述字线设置在所述第一漏极选择线和所述源极结构之间并且围绕所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构，其中，所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构中的每一个在所述第二方向上延伸以与所述第一组位线的所述第一位线至所述第四位线交叠。2.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：第二列沟道结构，所述第二列沟道结构包括第一沟道结构、第二沟道结构、第三沟道结构和第四沟道结构，其中，所述第二列沟道结构的所述第一沟道结构至所述第四沟道结构设置在从所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构在相对于所述第一组位线的所述第一位线至所述第四位线的对角方向上移位的位置，并且其中，所述第二列沟道结构的所述第一沟道结构至所述第四沟道结构各自从所述源极结构在所述第三方向上延伸以穿过所述第一漏极选择线；第二组位线，所述第二组位线包括第一位线、第二位线、第三位线和第四位线，其中，所述第二组位线的所述第一位线至所述第四位线与所述第二列沟道结构的所述第一沟道结构至所述第四沟道结构中的每一个交叠，其中，所述第二组位线的所述第一位线至所述第四位线在所述第一方向上延伸，并且其中，所述第二组位线的所述第一位线至所述第四位线在所述第二方向上彼此间隔开；以及第二接触组的接触插塞，所述第二接触组的接触插塞包括第一接触插塞、第二接触插塞、第三接触插塞和第四接触插塞，其中，所述第二接触组的接触插塞的所述第一接触插塞至所述第四接触插塞分别将所述第二列沟道结构的所述第一沟道结构至所述第四沟道结构连接到所述第二组位线的所述第一位线至所述第四位线。3.根据权利要求2所述的半导体存储器装置，其中，所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构在所述第二方向上与所述第二列沟道结构的所述第一沟道结
构至所述第四沟道结构间隔开。4.根据权利要求2所述的半导体存储器装置，其中，所述第一组位线的所述第一位线至所述第四位线与所述第二列沟道结构的所述第一沟道结构至所述第四沟道结构不交叠，并且所述第二组位线的所述第一位线至所述第四位线与所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构不交叠。5.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：第二漏极选择线，所述第二漏极选择线在所述第一方向上与所述第一漏极选择线间隔开；所述第一列沟道结构的第五沟道结构、第六沟道结构、第七沟道结构和第八沟道结构，所述第一列沟道结构的所述第五沟道结构、所述第六沟道结构、所述第七沟道结构和所述第八沟道结构与所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构在所述第一方向上相邻，并且所述第一列沟道结构的所述第五沟道结构至所述第八沟道结构各自从所述源极结构在所述第三方向上延伸以穿过所述第二漏极选择线；以及所述第一接触组的接触插塞的第五接触插塞、第六接触插塞、第七接触插塞和第八接触插塞，所述第一接触组的接触插塞的所述第五接触插塞、所述第六接触插塞、所述第七接触插塞和所述第八接触插塞分别将所述第一列沟道结构的所述第五沟道结构至所述第八沟道结构连接到所述第一组位线的所述第一位线至所述第四位线。6.根据权利要求5所述的半导体存储器装置，其中，所述字线在所述第一方向上连续延伸以围绕所述第一列沟道结构的第五沟道结构至第八沟道结构。7.根据权利要求5所述的半导体存储器装置，所述半导体存储器装置还包括：绝缘结构，所述绝缘结构设置在所述第一漏极选择线和所述第二漏极选择线之间。8.根据权利要求7所述的半导体存储器装置，其中，所述第一列沟道结构的所述第四沟道结构和所述第一列沟道结构的所述第五沟道结构彼此相邻，并且所述绝缘结构插置于所述第一列沟道结构的所述第四沟道结构和所述第一列沟道结构的所述第五沟道结构之间，所述第一列沟道结构的所述第五沟道结构在所述第一方向上与所述绝缘结构间隔开，并且所述第一列沟道结构的所述第四沟道结构包括与所述绝缘结构交叠的第一区域和从所述第一区域在远离所述第一列沟道结构的所述第五沟道结构的方向上延伸的第二区域。9.根据权利要求8所述的半导体存储器装置，其中，所述第一列沟道结构的所述第四沟道结构形成为在所述第三方向上在所述第一区域中比在所述第二区域中更短，并且所述第一列沟道结构的所述第四沟道结构在所述第二区域中沿着所述绝缘结构的侧壁在所述第三方向上延伸。10.一种半导体存储器装置，所述半导体存储器装置包括：源极结构，所述源极结构具有在第一方向和与所述...

【专利技术属性】
技术研发人员：郭尚炫，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：