一种LP-HCSL类型输出驱动电路及芯片制造技术

本发明专利技术公开了一种LP

【技术实现步骤摘要】
一种LP
‑
HCSL类型输出驱动电路及芯片


[0001]本专利技术涉及时钟/接口芯片设计
，尤其涉及一种LP
‑
HCSL类型输出驱动电路及芯片。

技术介绍

[0002]随着国内数据中心、车载电子等芯片的需求扩大，需要用到很多时钟芯片、接口芯片等。
[0003]传统的HCSL(High
‑
speed Current Steering Logic，高速电流驱动逻辑)驱动器的功耗大，为了防止过度振铃情况出现，必须在输出端串联电阻来匹配，缺点是为了驱动长线，要在输出端进行阻抗匹配，功耗大，成本高。
[0004]LPHCSL(Low
‑
Power HCSL)的主要优点包括更好的驱动长线的功能，易于AC耦合，削减PCB板子面积，易于布线，降低成本。但传统的LPHCSL上拉、下拉都采用NMOS管来实现，有时候因为上拉MOS管电压较小，致使上拉能力比较弱。

技术实现思路

[0005]本专利技术提出一种LP
‑
HCSL类型输出驱动电路及芯片，可解决由于上拉MOS管电压较小引起的上拉能力较弱的问题，达到阻抗匹配的目的。
[0006]本专利技术采用的技术方案如下：
[0007]一种LP
‑
HCSL类型输出驱动电路，包括第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管、第一电阻、第二电阻、第三电阻、第四电阻和恒流源，其中：
[0008]所述第一PMOS管和第二PMOS管的漏极接入工作电压VDD，所述第三NMOS管和第四NMOS管的漏极连接恒流源的一端，所述恒流源的另一端接地。
[0009]所述第一PMOS管和第四NMOS管的栅极接入正向差分输入信号VINP，所述第二PMOS管和第三NMOS管的栅极接入负向差分输入信号VINN。
[0010]所述第一PMOS管的源极、第一电阻、第四电阻和第四NMOS管的源极依次连接，且第一电阻、第四电阻之间接出正向差分输出信号OUTP。
[0011]所述第二PMOS管的源极、第二电阻、第三电阻和第三NMOS管的源极依次连接，且第二电阻、第三电阻之间接出负向差分输出信号OUTN。
[0012]进一步地，还包括逻辑控制电路，所述逻辑控制电路产生的正向差分输入信号VINP输入至第一PMOS管和第四NMOS管的栅极，所述逻辑控制电路产生的负向差分输入信号VINN输入至第二PMOS管和第三NMOS管的栅极。
[0013]进一步地，还包括低压差线性稳压器，所述低压差线性稳压器的输出信号作为工作电压VDD输入至逻辑控制电路、第一PMOS管和第二PMOS管的漏极。
[0014]进一步地，所述低压差线性稳压器能够输出1.8V或1.2V电压信号作为逻辑控制电路的工作电压VDD。
[0015]一种高性能时钟芯片，包括上述LP
‑
HCSL类型输出驱动电路。
[0016]进一步地，高性能时钟芯片还包括电荷泵锁相环，所述电荷泵锁相环的信号输出端连接所述LP
‑
HCSL类型输出驱动电路的信号输入端。
[0017]进一步地，所述电荷泵锁相环通过二分频将单个输出信号转换为多个输出信号，作为所述LP
‑
HCSL类型输出驱动电路的输入。
[0018]进一步地，高性能时钟芯片还包括封装电路，所述封装电路的信号输入端连接LP
‑
HCSL类型输出驱动电路的信号输出端。
[0019]进一步地，高性能时钟芯片还包括印制电路板，所述印制电路板与封装电路连接。
[0020]一种高性能接口芯片，包括上述LP
‑
HCSL类型输出驱动电路。
[0021]本专利技术的有益效果在于：
[0022]1、本专利技术通过改变上拉MOS管类型(将NMOS管改为PMOS管)，从而提高上拉能力，达到阻抗匹配的目的；
[0023]2、本专利技术的逻辑控制电路可以使用LDO提供的1.2V电压(电压更低)进行供电，进一步降低功耗；
[0024]3、本专利技术通过优化输出波形的上升下降时间，降低输出驱动模块的相位噪声小，进一步优化Jitter(抖动)。
附图说明
[0025]图1传统LP
‑
HCSL电路原理图。
[0026]图2传统LP
‑
HCSL电路框架示意图。
[0027]图3不同电压下的波形对比示意图。
[0028]图4本专利技术实施例1的LP
‑
HCSL类型输出驱动电路原理图。
[0029]图5本专利技术实施例1中改善上拉能力后的波形对比示意图。
[0030]图6本专利技术实施例1的LP
‑
HCSL类型输出驱动电路框架示意图。
[0031]图7本专利技术实施例2的高性能时钟芯片框架示意图。
具体实施方式
[0032]为了对本专利技术的技术特征、目的和效果有更加清楚的理解，现说明本专利技术的具体实施方式。应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术，即所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0033]实施例1
[0034]如图1和图2所示，芯片的正向差分输出信号OUTP和负向差分输出信号OUTN与封装(Package)电路之间要求差分85Ω(单端42.5Ω)阻抗匹配，芯片设计的MOS管和电阻之间阻抗为85Ω。
[0035]如图3所示，当逻辑控制采用1.8V的低压差线性稳压器LDO供电时，NMOS管的导通能力较强，基本不会影响上拉输出；当逻辑控制电路采用1.2V的低压差线性稳压器LDO供电时，NMOS管的栅源电压V
gs
就只有400mV，此时的导通能力较弱，进一步导致作为上拉MOS管的上拉能力减弱，出现上升时间变缓，阻抗匹配较差等问题。
[0036]基于此，本实施例提供了一种LP
‑
HCSL类型输出驱动电路，如图4所示，包括第一PMOS管M1、第二PMOS管M2、第三NMOS管M3、第四NMOS管M4、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4和恒流源Iss，其中：
[0037]第一PMOS管M1和第二PMOS管M2的漏极接入工作电压VDD，第三NMOS管M3和第四NMOS管M4的漏极连接恒流源Iss的一端，恒流源Iss的另一端接地。
[0038]第一PMOS管M1和第四NMOS管M4的栅极接入正向差分输入信号VINP，第二PMOS管M2和第三NMOS管M3的栅极接入负向差分输入信号VINN。
[0039]第一PMOS管M1的源极、第一电阻R1、第四电阻R4和第四NMOS管M4的源极依次连接，且第一电阻R1、第四电阻R4之间接出正向差分输出信号OUTP。
[0本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种LP
‑
HCSL类型输出驱动电路，其特征在于，包括第一PMOS管(M1)、第二PMOS管(M2)、第三NMOS管(M3)、第四NMOS管(M4)、第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)和恒流源(Iss)，其中：所述第一PMOS管(M1)和第二PMOS管(M2)的漏极接入工作电压VDD，所述第三NMOS管(M3)和第四NMOS管(M4)的漏极连接恒流源(Iss)的一端，所述恒流源(Iss)的另一端接地；所述第一PMOS管(M1)和第四NMOS管(M4)的栅极接入正向差分输入信号VINP，所述第二PMOS管(M2)和第三NMOS管(M3)的栅极接入负向差分输入信号VINN；所述第一PMOS管(M1)的源极、第一电阻(R1)、第四电阻(R4)和第四NMOS管(M4)的源极依次连接，且第一电阻(R1)、第四电阻(R4)之间接出正向差分输出信号OUTP；所述第二PMOS管(M2)的源极、第二电阻(R2)、第三电阻(R3)和第三NMOS管(M3)的源极依次连接，且第二电阻(R2)、第三电阻(R3)之间接出负向差分输出信号OUTN。2.根据权利要求1所述的LP
‑
HCSL类型输出驱动电路，其特征在于，还包括逻辑控制电路，所述逻辑控制电路产生的正向差分输入信号VINP输入至第一PMOS管(M1)和第四NMOS管(M4)的栅极，所述逻辑控制电路产生的负向差分输入信号VINN输入至第二PMOS管(M2)和第三NMOS管(M3)的栅极。3.根据权利要求2所述的LP
‑<...

【专利技术属性】
技术研发人员：张磊，
申请(专利权)人：成都电科星拓科技有限公司，
类型：发明
国别省市：