存储系统和控制存储系统的方法技术方案

公开了存储系统和控制存储系统的方法。用于对通用级联码(GCC)码字进行解码的装置包括：缓冲器；以及至少一个处理器，被配置为：获得GCC码字；基于多个帧计算多个内部校验子；基于所述多个帧来计算多个增量校验子组；基于所述多个增量校验子组确定多个外部校验子；将所述多个内部校验子和所述多个外部校验子存储在缓冲器中；基于存储在缓冲器中的所述多个内部校验子对所述多个帧执行内部解码；基于内部解码的结果更新存储在缓冲器中的至少一个外部校验子；基于更新的至少一个外部校验子对所述多个帧执行外部解码；以及基于内部解码的结果和外部解码的结果，获得与GCC码字对应的解码信息位。码信息位。码信息位。

【技术实现步骤摘要】
存储系统和控制存储系统的方法
[0001]本申请要求于2022年3月9日提交的第17/690,124号美国专利申请的权益，所述美国专利申请的公开通过引用全部包含于此。


[0002]与实施例一致的设备和方法涉及用于执行纠错编码的处理，更具体地，涉及用于对通用级联码进行解码的处理。

技术介绍

[0003]数据存储装置可使用纠错码(ECC)来纠正可能发生在存储器中的数据损坏。一些类型的ECC编码(例如，使用通用级联码(GCC)编码方案的ECC编码)可能涉及会降低解码阶段中的吞吐量的资源密集型运算(诸如，校验子(syndrome，又称为伴随式)计算)。
[0004]因此，为了提高吞吐量，需要减少解码阶段中的校验子计算负担的GCC解码处理。

技术实现思路

[0005]根据实施例，一种存储系统包括：存储装置，被配置为存储多个通用级联码(GCC)码字；缓冲器；以及至少一个处理器，被配置为实现输入处理模块、解码器模块和输出处理模块，其中，输入处理模块被配置为：从存储装置获得GCC码字，其中，所述多个GCC码字中的GCC码字包括根据超博斯
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乔赫里
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霍克文黑姆(SBCH)编码方案布置的多个帧；基于所述多个帧来计算多个博斯
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乔赫里
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霍克文黑姆(BCH)校验子；基于所述多个帧来计算多个增量校验子组；基于所述多个增量校验子组来确定多个里德
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所罗门(RS)校验子；以及将所述多个BCH校验子和所述多个RS校验子存储在缓冲器中，其中，解码器模块被配置为：从缓冲器获得所述多个BCH校验子和所述多个RS校验子；基于所述多个BCH校验子对所述多个帧执行BCH解码；以及基于所述多个RS校验子和BCH解码的结果对所述多个帧执行RS解码，其中，输出处理模块被配置为：基于RS解码的结果和BCH解码的结果来获得与GCC码字对应的解码信息位。
[0006]根据实施例，一种用于对通用级联码(GCC)码字进行解码的装置包括：缓冲器；以及至少一个处理器，被配置为：获得GCC码字，其中，GCC码字包括根据内部编码方案编码并被布置为多个行的多个帧，并且与所述多个行对应的多个列中的每个列根据外部编码方案被编码；基于所述多个帧计算多个内部校验子，其中，所述多个内部校验子对应于内部编码方案；基于所述多个帧来计算多个增量校验子组；基于所述多个增量校验子组确定多个外部校验子，其中，所述多个外部校验子对应于外部编码方案；将所述多个内部校验子和所述多个外部校验子存储在缓冲器中；基于存储在缓冲器中的所述多个内部校验子，根据内部编码方案对所述多个帧执行内部解码；基于内部解码的结果更新存储在缓冲器中的所述多个外部校验子中的至少一个外部校验子；以及基于更新的至少一个外部校验子，根据外部编码方案对所述多个帧执行外部解码；以及基于内部解码的结果和外部解码的结果，获得与GCC码字对应的解码信息位。
[0007]根据实施例，一种控制存储系统的方法通过至少一个处理器执行，并且所述方法包括：通过由所述至少一个处理器实现的输入处理模块，从存储装置获得通用级联码(GCC)码字，其中，GCC码字包括根据超博斯
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霍克文黑姆(SBCH)编码方案布置的多个帧；通过输入处理模块，基于所述多个帧来计算多个博斯
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霍克文黑姆(BCH)校验子；通过输入处理模块，基于所述多个帧来计算多个增量校验子组；通过输入处理模块，基于所述多个增量校验子组来确定多个里德
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所罗门(RS)校验子；以及通过输入处理模块，将所述多个BCH校验子和所述多个RS校验子存储在缓冲器中；通过由所述至少一个处理器实现的解码器模块，从缓冲器获得所述多个BCH校验子和所述多个RS校验子；通过解码器模块，基于所述多个BCH校验子对所述多个帧执行BCH解码；通过解码器模块，基于所述多个RS校验子和BCH解码的结果对所述多个帧执行RS解码；以及通过由所述至少一个处理器实现的输出处理模块，基于RS解码的结果和BCH解码的结果，获得与GCC码字对应的解码信息位。
附图说明
[0008]图1是根据实施例的存储器系统的框图。
[0009]图2是根据实施例的示例GCC码字的示图。
[0010]图3示出根据实施例的现有技术BCH解码流程的BCH解码流水线的示例。
[0011]图4示出根据实施例的BCH解码流程的BCH解码流水线的示例。
[0012]图5A是根据实施例的解码器的框图。
[0013]图5B是根据实施例的输入模块的示例的框图。
[0014]图5C是根据实施例的解码器模块的示例的框图。
[0015]图5D是根据实施例的BCH模块的框图。
[0016]图5E是根据实施例的RS模块的框图。
[0017]图6A至图6C是根据实施例的控制存储系统的处理的流程图。
[0018]图7是根据实施例的包括存储器系统的计算机系统的框图。
[0019]图8是示出根据实施例的存储卡的框图。
[0020]图9是根据实施例的包括存储器系统的网络系统的框图。
具体实施方式
[0021]图1是根据本公开的实施例的存储器系统1000的框图。参照图1，存储器系统1000可包括存储器控制器100和存储器装置110，存储器装置110可以是非易失性存储器装置。
[0022]存储器装置110可以是但不限于闪存装置、NAND闪存装置、相变RAM(PRAM)、铁电RAM(FRAM)、磁性RAM(MRAM)等。根据实施例，存储器装置110可包括多个NAND闪存装置。存储器装置110可具有平面结构或者三维(3D)存储器单元结构，3D存储器单元结构具有堆叠的存储器单元。
[0023]存储器装置110可包括存储器单元阵列115、X解码器120、电压生成器114、寄存器113、输入/输出(I/O)缓冲器117、页缓冲器116和控制逻辑112，其中的每个可被实现为一个或多个电路。存储器装置110还可包括I/O垫111。
[0024]存储器单元阵列115可包括多条字线和多条位线。存储器单元阵列115的每个存储器单元可被实现为非易失性存储器单元。例如，存储器单元阵列115的每个存储器单元可具
有例如浮置栅极或电荷存储层(诸如，电荷捕获层)。
[0025]存储器单元阵列115可包括多个块和多个页。每个块可包括多个页。例如，第一块118可包括第一多个页1至N，而第二块119可包括第二多个页1至N，其中，N是大于1的整数。页可以是编程操作和读取操作的单位，块可以是擦除操作的单位。
[0026]控制逻辑112可控制存储器装置110的总体操作。当从存储器控制器100接收到命令CMD时，控制逻辑112可对命令CMD进行解释，并且根据解释的命令CMD控制存储器装置110执行操作(例如，编程操作、读取操作、读取重试操作或擦除操作)。
[0027]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储系统，包括：存储装置，被配置为存储多个通用级联码码字；缓冲器；以及至少一个处理器，被配置为实现输入处理模块、解码器模块和输出处理模块，其中，输入处理模块被配置为：从存储装置获得通用级联码码字，其中，所述多个通用级联码码字中的通用级联码码字包括根据超博斯
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霍克文黑姆SBCH编码方案布置的多个帧；基于所述多个帧来计算多个博斯
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霍克文黑姆BCH校验子；基于所述多个帧来计算多个增量校验子组；基于所述多个增量校验子组来确定多个里德
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所罗门RS校验子；以及将所述多个BCH校验子和所述多个RS校验子存储在缓冲器中，其中，解码器模块被配置为：从缓冲器获得所述多个BCH校验子和所述多个RS校验子；基于所述多个BCH校验子对所述多个帧执行BCH解码；以及基于所述多个RS校验子和BCH解码的结果对所述多个帧执行RS解码，并且其中，输出处理模块被配置为：基于RS解码的结果和BCH解码的结果来获得与通用级联码码字对应的解码信息位。2.根据权利要求1所述的存储系统，其中，根据SBCH编码，通用级联码码字包括多个行和多个列，其中，所述多个行中的每个行包括BCH码字，并且其中，所述多个列中的至少一个列包括RS码字。3.根据权利要求1所述的存储系统，其中，所述多个BCH校验子之中的BCH校验子基于所述多个帧之中的帧被计算，并且其中，所述多个增量校验子组中的增量校验子组基于所述帧被计算。4.根据权利要求3所述的存储系统，其中，解码器模块还包括BCH解码器模块，BCH解码器模块被配置为执行BCH解码，并且其中，基于BCH校验子指示与所述帧对应的BCH码字中的错误，BCH解码器模块被配置为：基于BCH校验子来确定BCH码字的BCH错误定位多项式ELP；计算BCH ELP的解；以及基于BCH ELP的解指示所述帧中的翻转位的位置，基于翻转位的位置重新计算包括在所述增量校验子组中的增量校验子。5.根据权利要求4所述的存储系统，其中，BCH ELP使用伯利坎普
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梅西算法被确定，并且其中，使用钱氏搜索算法计算BCH ELP的解。6.根据权利要求4所述的存储系统，其中，解码器模块还包括RS解码器模块，RS解码器模块被配置为执行RS解码，其中，基于从BCH解码器模块接收到重新计算的增量校验子，RS解码器模块被配置为基于重新计算的增量校验子来更新所述多个RS校验子中的RS校验子，并且
其中，基于更新的RS校验子指示所述多个RS码字中的RS码字中的错误，RS解码器模块被配置为：基于更新的RS校验子来确定RS码字的RS错误求值多项式EEP；计算RS EEP的解；以及基于RS EEP的解指示RS码字中的误纠正位的位置，基于误纠正位的位置纠正重新计算的增量校验子，并且基于纠正的重新计算的增量校验子纠正所述多个RS校验子。7.根据权利要求6所述的存储系统，其中，重新计算的增量校验子使用Forney算法被纠正。8.根据权利要求6所述的存储系统，其中，基于BCH ELP的解指示所述帧中的翻转位的位置，BCH解码器模块还被配置为将翻转位的索引添加到存储在缓冲器中的翻转位列表，并且其中，基于RS EEP的解指示误纠正位的位置，RS解码器模块还被配置为从翻转位列表删除误纠正位的索引。9.根据权利要求8所述的存储系统，其中，基于BCH解码的结果指示所述多个帧中的所有帧是正确的且RS解码的结果指示所述多个RS码字中的所有RS码字是正确的，输出处理模块还被配置为基于通用级联码码字和翻转位列表来获得解码信息位。10.一种用于对通用级联码码字进行解码的装置，所述装置包括：缓冲器；以及至少一个处理器，被配置为：获得通用级联码码字，其中，通用级联码码字包括根据内部编码方案编码并被布置为多个行的多个帧，并且与所述多个行对应的多个列中的至少一个列根据外部编码方案被编码；基于所述多个帧计算多个内部校验子，其中，所述多个内部校验子对应于内部编码方案；基于所述多个帧来计算多个增量校验子组；基于所述多个增量校验子组确定多个外部校验子，其中，所述多个外部校验子对应于外部编码方案；将所述多个内部校验子和所述多个外部校验子存储在缓冲器中；基于存储在缓冲器中的所述多个内部校验子，根据内部编码方案对所述多个帧执行内部解码；基于内部解码的结果更新存储在缓冲器中的所述多个外部校验子中的至少一个外部校验子；以及基于更新的至少一个外部校验子，根据外部编码方案对所述多个帧执行外部解码；以及基于内部解码的结果和外部解码的结果，获得与通用级联码码字对应的解码信息位。11.根据权利要求10所述的装置，其中，内部编码方案是博斯<...

【专利技术属性】
技术研发人员：迪克拉，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：