半导体存储器装置和操作半导体存储器装置的方法制造方法及图纸

提供半导体存储器装置和操作半导体存储器装置的方法。所述半导体存储器装置包括：存储器单元阵列、行解码器和时序/电压控制电路。存储器单元阵列通过一个或多个行块标识位被划分为多个行块，并且所述多个行块中的每个包括在第一方向上布置的子阵列块。行地址包括所述一个或多个行块标识位。行解码器响应于行地址来激活结合到第一存储器单元的第一字线，激活结合到第二存储器单元的第二字线，并且输出行块信息信号。时序/电压控制电路基于行块信息信号根据在与第一方向交叉的第二方向上距参考位置的距离来调整对第一存储器单元和第二存储器单元进行的存储器操作的操作区间和操作电压中的至少一个。操作电压中的至少一个。操作电压中的至少一个。

【技术实现步骤摘要】
半导体存储器装置和操作半导体存储器装置的方法
[0001]本申请要求于2022年3月10日提交到韩国知识产权局的第10
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2022
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0030014号韩国专利申请和于2022年4月11日提交到韩国知识产权局的第10
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2022
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0044316号韩国专利申请的优先权的权益，所述韩国专利申请中的每个的公开通过引用全部包含于此。


[0002]本公开涉及存储器，并且更具体地涉及用于控制核操作的半导体存储器装置和操作半导体存储器装置的方法。

技术介绍

[0003]半导体存储器装置可被分类为易失性存储器装置或非易失性存储器装置。易失性存储器装置表示在断电时丢失存储在其中的数据的存储器装置。作为易失性存储器装置的示例，动态随机存取存储器(DRAM)可在各种装置(诸如，移动系统、服务器或图形装置)中使用。
[0004]随着易失性存储器装置(诸如，动态随机存取存储器(DRAM)装置)的存储器单元阵列的大小增大，列选择线和全局输入/输出(I/O)线对的RC负载根据存储器单元的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，包括：存储器单元阵列，包括多个存储体阵列，所述多个存储体阵列中的每个包括结合到字线和位线的作为易失性存储器单元的多个存储器单元，其中，所述多个存储体阵列中的每个通过一个或多个行块标识位被划分为多个行块，并且所述多个行块中的每个包括在第一方向上布置的多个子阵列块，行地址包括所述一个或多个行块标识位；行解码器，被配置为响应于行地址来激活结合到所述多个存储器单元之中的第一存储器单元的第一字线并且被配置为响应于行地址来激活结合到所述多个存储器单元之中的第二存储器单元的第二字线，行解码器还被配置为输出指示包括第一存储器单元的第一行块和包括第二存储器单元的第二行块的行块信息信号；列解码器，被配置为基于列地址通过第一位线来访问第一存储器单元和第二存储器单元；以及时序/电压控制电路，被配置为接收行块信息信号，并且被配置为控制列解码器以基于行块信息信号根据在与第一方向交叉的第二方向上从列解码器到第一行块和第二行块的距离，来调整对第一存储器单元和第二存储器单元进行的存储器操作的操作区间和操作电压中的至少一个。2.根据权利要求1所述的半导体存储器装置，其中，时序/电压控制电路还被配置为控制列解码器，使得操作电压的电平或操作电压的电流驱动强度基于第二方向上的所述距离的增大而被增大，并且操作区间基于第二方向上的所述距离的增大而被减小。3.根据权利要求2所述的半导体存储器装置，还包括：第一位线感测放大器，连接到第一存储器单元；第二位线感测放大器，连接到第二存储器单元；第一局部感测放大器电路，通过第一局部输入/输出线对连接到第一位线感测放大器；第二局部感测放大器电路，通过第二局部输入/输出线对连接到第二位线感测放大器；以及输入/输出感测放大器，通过全局输入/输出线对连接到第一局部感测放大器和第二局部感测放大器，其中，第一存储器单元在第二方向上距参考位置的距离是基线距离，并且其中，第二存储器单元在第二方向上距参考位置的距离与基线距离相比相对长。4.根据权利要求3所述的半导体存储器装置，其中，列解码器包括列选择线驱动器，列选择线驱动器被配置为驱动结合到第一位线感测放大器和第二位线感测放大器的列选择线，并且其中，时序/电压控制电路还被配置为控制列选择线驱动器，使得与选择第二存储器单元相关联的列选择线的电压电平大于与选择第一存储器单元相关联的列选择线的电压电平。5.根据权利要求4所述的半导体存储器装置，其中，列选择线驱动器包括：第一电源开关，包括结合到第一电源电压的源极、被配置为接收驱动控制信号的第一位的栅极和结合到第一节点的漏极；第二电源开关，包括结合到大于第一电源电压的第二电源电压的源极、被配置为接收驱动控制信号的第二位的栅极、和结合到第一节点的漏极；
p沟道金属氧化物半导体PMOS晶体管，包括结合到第一节点的源极、被配置为接收基于列地址生成的解码的列地址的栅极、和结合到第二节点的漏极；以及n沟道金属氧化物半导体NMOS晶体管，包括结合到第二节点的漏极、被配置为接收解码的列地址的栅极和结合到地电压的源极，并且其中，列选择线驱动器被配置为用第二节点的电压来驱动列选择线。6.根据权利要求5所述的半导体存储器装置，其中，时序/电压控制电路还被配置为：响应于第一存储器单元正被访问，通过使用驱动控制信号接通第一电源开关并断开第二电源开关基于第一电源电压的电平来驱动列选择线；响应于第二存储器单元正被访问，通过使用驱动控制信号断开第一电源开关并接通第二电源开关基于第二电源电压的电平来驱动列选择线；并且响应于第三存储器单元正被访问，通过使用驱动控制信号接通第一电源开关和第二电源开关来驱动列选择线，第三存储器单元在第二方向上距参考位置的距离大于第二存储器单元在第二方向上距参考位置的距离。7.根据权利要求3所述的半导体存储器装置，其中，列解码器包括列选择线驱动器，列选择线驱动器被配置为驱动结合到第一位线感测放大器和第二位线感测放大器的列选择线，并且其中，时序/电压控制电路还被配置为控制列选择线驱动器，使得与和选择第二存储器单元相关联的列选择线相关联的电流驱动能力大于与和选择第一存储器单元相关联的列选择线相关联的电流驱动能力。8.根据权利要求7所述的半导体存储器装置，其中，列选择线驱动器包括：第一与门，被配置为对驱动控制信号的第一位和基于列地址生成的解码的列地址执行与运算；第二与门，被配置为对驱动控制信号的第二位和解码的列地址执行与运算；第三与门，被配置为对驱动控制信号的第三位和解码的列地址执行与运算；第一p沟道金属氧化物半导体PMOS晶体管，包括结合到电源电压的源极、被配置为接收第一与门的输出的栅极和结合到第一节点的漏极；第二PMOS晶体管，包括结合到电源电压的源极、被配置为接收第二与门的输出的栅极和结合到第一节点的漏极；第三PMOS晶体管，包括结合到电源电压的源极、被配置为接收第三与门的输出的栅极和结合到第一节点的漏极；以及n沟道金属氧化物半导体NMOS晶体管，包括结合到第一节点的漏极、被配置为接收解码的列地址的栅极和结合到地电压的源极，并且其中，列选择线驱动器被配置为用第一节点的电压来驱动列选择线。9.根据权利要求8所述的半导体存储器装置，其中，时序/电压控制电路还被配置为：响应于第一存储器单元正被访问，通过使用驱动控制信号导通第一PMOS晶体管并截止第二PMOS晶体管和第三PMOS晶体管基于第一PMOS晶体管的电流驱动能力来驱动列选择线；响应于第二存储器单元正被访问，通过使用驱动控制信号导通第一PMOS晶体管和第二PMOS晶体管并截止第三PMOS晶体管基于第一PMOS晶体管和第二PMOS晶体管的电流驱动能力来驱动列选择线；并且
响应于第三存储器单元正被访问，通过使用驱动控制信号导通第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管来驱动列选择线，第三存储器单元在第二方向上距参考位置的距离大于第二存储器单元在第二方向上距参考位置的距离。10.根据权利要求3所述的半导体存储器装置，其中，列解码器包括列选择线驱动器，列选择线驱动器被配置为驱动结合到第一位线感测放大器和第二位线感测放大器的列选择线，并且其中，时序/电压控制电路包括：行块信息解码器，被配置为对行块信息信号进行解码以输出解码的行块信号；列选择线决策逻辑，被配置为基于解码的行块信号来生成用于控制列选择线驱动器的第一驱动控制信号；第一决策逻辑，被配置为基于解码的行块信号来生成第二驱动控制信号，以确定激活第一局部感测放大器和第二局部感测放大器的局部感测使能信号的激活区间；第二决策逻辑，被配置为基于解码的...

【专利技术属性】
技术研发人员：赵胜晛，金荣柱，金荣华，宋侑贞，吴凛，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：