集成SBD的碳化硅SGT-MOSFET及其制备方法技术

本发明专利技术属于功率半导体技术领域，具体涉及一种集成SBD的碳化硅SGT

【技术实现步骤摘要】
集成SBD的碳化硅SGT
‑
MOSFET及其制备方法


[0001]本专利技术属于功率半导体
，具体涉及一种集成SBD 的碳化硅 SGT
‑
MOSFET 及其制备方法。

技术介绍

[0002]功率器件拥有高开关速度，高耐压，良好的热稳定性等一系列的优点，当前已在各类复杂工作环境下得到广泛的应用，如工业控制、电源、便携式电器、消费电子、汽车电子以及航空、航天等领域。以SiC为代表的第三代半导体材料，以其优良的材料特性成为制备高压、高温、大功率、抗辐射电力电子器件的理想材料。
[0003]现有的沟槽SiC MOSFET的反向漏电偏大，导致整个器件在关闭状态下，功耗偏高，器件发热严重，可靠性降低，严重情况下会导致栅极性能退化并使其失效。并且现有碳化硅MOSFET由于没有屏蔽栅SG的插入，恢复特性差，反向恢复峰值电流Irm、反向恢复时间Trr以及反向恢复电荷Qrr均较大，严重影响SiC MOSFET的开关速度以及开关损耗。此外，现有MOSFET由于没有SBD的嵌入，导致回路中的瞬时电流通过体二极管，使整个MOSFET的性能严重衰退。

技术实现思路

[0004]本专利技术的目的在于克服上述现有技术不足之处而提供一种集成SBD 的碳化硅 SGT
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MOSFET 及其制备方法。
[0005]为实现上述目的，本专利技术提供了一种集成SBD 的碳化硅 SGT
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MOSFET，包括：碳化硅衬底；N
‑
型漂移区，位于所述碳化硅衬底的一个表面上；设置于所述N
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型漂移区内的第一沟槽和第二沟槽；所述第一沟槽和第二沟槽通过间隔壁分隔；所述间隔壁由未被刻蚀的N
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型漂移区通过离子注入获得；第一P+型掺杂区，设置于所述第一沟槽底部；第二P+型掺杂区，设置于所述第二沟槽底部；P阱区，设置于所述间隔壁内；N+型掺杂区，位于所述P阱区上方；第一欧姆接触区，位于所述N+型掺杂区上方；所述第二沟槽的底部和侧面设置的第一氧化层和第二氧化层，底部的第一氧化层上设有安装孔，所述安装孔中设置SBD形成的肖特基接触区；所述肖特基接触区上方设置的第三氧化层，并在该第三氧化层上设置屏蔽栅；其中所述肖特基接触区和屏蔽栅之间紧密贴附，通过版图与第一欧姆接触区共同作为功率器件的源极连出；所述屏蔽栅上方设置的第四氧化层，在该第四氧化层上方设置的控制栅；
其中，控制栅和屏蔽栅平行布置，控制栅的下端与屏蔽栅之间通过第四氧化层间隔布置，控制栅的侧面与P阱区相对布置，控制栅的侧面与P阱区之间通过第二氧化层间隔布置；在所述控制栅上方与第一沟槽上方通过沉积的钝化层防止漏电；所述碳化硅衬底的另一个表面上设置第二欧姆接触区。
[0006]进一步地，所述第一P+型掺杂区与所述第二P+型掺杂区的掺杂浓度一致，并高于所述N
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型漂移区和所述P阱区的掺杂浓度。
[0007]进一步地，所述第一沟槽在所述N
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型漂移区内的刻蚀宽度或深度小于第二沟槽在所述N
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型漂移区内的刻蚀宽度或深度。
[0008]进一步地，所述第二沟槽底部沉积有第一金属层，第一金属层和间隔壁不接触，且与底部的第二P+型掺杂区部分接触，高温退火形成金半接触，以形成肖特基接触区。
[0009]进一步地，所述第一P+型掺杂区、所述第二P+型掺杂区和所述P阱区具有相同的导电类型，所述P阱区和所述N+型掺杂区具有不同的导电类型。
[0010]进一步地，所述第二沟槽的宽度大于肖特基接触区或屏蔽栅的宽度。
[0011]进一步地，所述肖特基接触区的厚度小于屏蔽栅的厚度，所述屏蔽栅的厚度小于控制栅的厚度。
[0012]进一步地，在所述N+型掺杂区上方沉积有第二金属层，以形成第一欧姆接触区。
[0013]本专利技术还提供了一种集成SBD 的碳化硅 SGT
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MOSFET的制备方法，包括：提供碳化硅衬底；于碳化硅衬底的一个表面上生长N
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型漂移区；于N
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型漂移区内刻蚀第一沟槽和第二沟槽，所述第一沟槽在N
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型漂移区内的刻蚀深度小于第二沟槽在N
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型漂移区内的刻蚀深度；在第一沟槽底部进行Al离子注入，形成两个相邻的通过N
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型漂移区分隔的第一P+型掺杂区；在第二沟槽底部进行Al离子注入，形成两个等大的第二P+型掺杂区；于所述第一沟槽和所述第二沟槽中间的间隔壁进行Al离子注入，形成P阱区；在P阱区上方进行N离子注入，形成N+型掺杂区；于N+型掺杂区上方进行金属沉积，高温退火，形成第一欧姆接触区；于第二沟槽的底部和侧面沉积第一氧化层和第二氧化层，在底面的第一氧化层上开孔沉积SBD形成肖特基接触区；在肖特基接触区上方沉积第三氧化层，并在第三氧化层上开孔沉积掺杂多晶硅，形成屏蔽栅；在屏蔽栅上方沉积第四氧化层，然后在该第四氧化层上方沉积掺杂多晶硅，形成控制栅；其中，控制栅和屏蔽栅平行布置，控制栅的下端与屏蔽栅之间通过第四氧化层间隔布置，控制栅的侧面与P阱区相对布置，控制栅的侧面与P阱区之间通过第二氧化层间隔布置；减薄碳化硅衬底，在碳化硅衬底的另一个表面上金属离子溅射制成电极，即得。
[0014]进一步地，所述第二沟槽底部的第二P+型掺杂区Al离子的注入深度等于第一沟槽
底部的第一P+型掺杂区Al离子注入深度。
[0015]进一步地，所述第一氧化层、所述第二氧化层、所述第三氧化层和所述第四氧化层的材料均为二氧化硅。
[0016]本专利技术具有如下的有益效果：1.在相同击穿电压情况下，本专利技术通过引入屏蔽栅提高漂移区的掺杂浓度，从而降低漂移区的导通电阻，而且屏蔽栅还可以有效降低栅漏电容和栅极电荷，从而提升开关频率；2.在本专利技术中，由于栅漏电容和栅极电荷的降低，开关时间减少，因此每次开关所损耗的能量更低；3.本专利技术可以有效地降低关断时的源极漏电Idss，解决了关断时的源极漏电Idss过大导致整个器件在阻断状态下的功耗增加，同时伴随着发热量持续上升，而器件过热会致使器件的可靠性降低，出现失效的风险的问题，提升了整个器件的可靠性，防止器件因局部过热而出现失效；4.本专利技术将SBD 嵌入在沟槽底部，当回路中有电感时，瞬时的小电流还可通过 SBD 进行续流，防止 MOSFET 自身带有的体二极管工作，从而引起整个 MOSFET 的性能衰退的问题，而且本专利技术集成了SBD在MOSFET内部则无需外接SBD，降低了整个芯片封装成本，此外集成的SBD在续流方面也得到提升。
附图说明
[0017]为了更清楚地说明本专利技术实施例的技术方案，下面将对本专利技术实施例中所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据附图获得其他的附图。
[0018]图1为本专利技术一些实施例的集成SBD 的碳化硅 SGT
‑<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.集成SBD 的碳化硅 SGT
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MOSFET，其特征在于，包括：碳化硅衬底；N
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型漂移区，位于所述碳化硅衬底的一个表面上；设置于所述N
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型漂移区内的第一沟槽和第二沟槽；所述第一沟槽和第二沟槽通过间隔壁分隔；所述间隔壁由未被刻蚀的N
‑
型漂移区通过离子注入获得；第一P+型掺杂区，设置于所述第一沟槽底部；第二P+型掺杂区，设置于所述第二沟槽底部；P阱区，设置于所述间隔壁内；N+型掺杂区，位于所述P阱区上方；第一欧姆接触区，位于所述N+型掺杂区上方；所述第二沟槽的底部和侧面设置的第一氧化层和第二氧化层，底部的第一氧化层上设有安装孔，所述安装孔中设置SBD形成的肖特基接触区；所述肖特基接触区上方设置的第三氧化层，并在该第三氧化层上设置屏蔽栅；其中所述肖特基接触区和屏蔽栅之间紧密贴附，通过版图与第一欧姆接触区共同作为功率器件的源极连出；所述屏蔽栅上方设置的第四氧化层，在该第四氧化层上方设置的控制栅；其中，控制栅和屏蔽栅平行布置，控制栅的下端与屏蔽栅之间通过第四氧化层间隔布置，控制栅的侧面与P阱区相对布置，控制栅的侧面与P阱区之间通过第二氧化层间隔布置；在所述控制栅上方与第一沟槽上方通过沉积的钝化层防止漏电；所述碳化硅衬底的另一个表面上设置第二欧姆接触区。2.根据权利要求1所述的集成SBD 的碳化硅 SGT
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MOSFET，其特征在于，所述第一P+型掺杂区与所述第二P+型掺杂区的掺杂浓度一致，并高于所述N
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型漂移区和所述P阱区的掺杂浓度。3.根据权利要求1所述的集成SBD 的碳化硅 SGT
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MOSFET，其特征在于，所述第一沟槽在所述N
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型漂移区内的刻蚀宽度或深度小于第二沟槽在所述N
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型漂移区内的刻蚀宽度或深度。4.根据权利要求1所述的集成SBD 的碳化硅 SGT
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MOSFET，其特征在于，所述第二沟槽底部沉积有第一金属层，第一金属层和间隔壁不接触，且与底部的第二P+型掺杂区部分接触，高温退火形成金半接触，以形成肖特基接触区。5.根据权利要求1所述的集成SBD 的碳化硅 SGT
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MOSFET，其特征在于，所述第一P+型掺杂区、所述第一P+型掺杂区和所...

【专利技术属性】
技术研发人员：王晓，任真伟，
申请(专利权)人：重庆平创半导体研究院有限责任公司，
类型：发明
国别省市：