栅极驱动电路及显示面板制造技术

本公开涉及显示技术领域，提供一种栅极驱动电路及显示面板。该栅极驱动电路可以包括多个重复单元，重复单元包括级联的第一移位寄存器单元和第二移位寄存器单元，同一重复单元中，第一移位寄存器单元的反馈端连接第二移位寄存器单元的第一输出端，第一移位寄存器单元的第一输出端连接第二移位寄存器单元的输入端，第一移位寄存器单元的第二输出端连接第二移位寄存器单元的反馈端；同一移位寄存器单元中，可通过输入选择模块响应第一选择端的信号利用输入端的信号进行输入或者响应第二选择端的信号利用反馈端的信号进行输入；输出选择模块响应第一选择端的信号通过第一输出端进行输出或者响应第二选择端的信号通过第二输出端进行输出。出端进行输出。出端进行输出。

【技术实现步骤摘要】
栅极驱动电路及显示面板


[0001]本公开涉及显示
，具体而言，涉及一种栅极驱动电路及显示面板。

技术介绍

[0002]当前市场追求越来越高的PPI以及窄边框的使用体验，导致当前设计无法继续缩窄。同时随着逐渐增大的分辨率，GOA(Gate Driver on Array)的组数也在随之增加，也间接影响信号的稳定性，并且器件数量增大会增加电路的RC负载，从而影响产品的可靠性。

技术实现思路

[0003]本公开的目的在于克服上述现有技术的不足，提供一种栅极驱动电路及显示面板。
[0004]根据本公开的一个方面，提供一种栅极驱动电路，包括多个重复单元，所述重复单元包括级联的第一移位寄存器单元和第二移位寄存器单元，所述第一移位寄存器单元和所述第二移位寄存器单元均包括输入选择模块、输出选择模块以及一个输入端、一个反馈端和两个输出端，且所述第一移位寄存器单元和所述第二移位寄存器单元均分别连接第一时钟信号端和第二时钟信号端；同一重复单元中，第一移位寄存器单元的反馈端连接第二移位寄存器单元的第一输出端，第一移位寄存器单元的第一输出端连接第二移位寄存器单元的输入端，第一移位寄存器单元的第二输出端连接第二移位寄存器单元的反馈端；相邻两个重复单元中，上一重复单元中的第二移位寄存器单元的第二输出端连接下一重复单元中第一移位寄存器单元的输入端；同一移位寄存器单元中，所述输入选择模块连接输入端、第一选择端、第二选择端和反馈端，所述输入选择模块用于响应所述第一选择端的信号利用所述输入端的信号进行输入或者响应所述第二选择端的信号利用所述反馈端的信号进行输入；所述输出选择模块连接第一输出端、第二输出端、第一选择端和第二选择端，所述输出选择模块用于响应所述第一选择端的信号通过所述第一输出端进行输出或者响应所述第二选择端的信号通过所述第二输出端进行输出；其中，同一移位寄存器单元中，所述第一选择端的信号与所述第二选择端的信号极性相反，且同一重复单元中的两个移位寄存器单元的第一选择端的导通电平部分交叠、第二选择端的导通电平部分交叠；所述第一时钟信号端的信号与所述第二时钟信号端的信号反相，且所述第一移位寄存器单元的第一时钟信号端、第二时钟信号端的信号与所述第二移位寄存器单元的第一时钟信号端、第二时钟信号端的信号对应反相。
[0005]在本公开的示例性实施例中，任意一重复单元中，所述第一移位寄存器单元的第一输出端作为所述栅极驱动电路的第n输出端，所述第一移位寄存器单元的第二输出端作为所述栅极驱动电路的第(n+2)输出端；所述第二移位寄存器单元的第一输出端作为所述栅极驱动电路的第(n+1)输出端，所述第二移位寄存器单元的第二输出端作为所述栅极驱动电路的第(n+3)输出端，n为大于等于1的自然数。
[0006]在本公开的示例性实施例中，所述第一移位寄存器单元的第一选择端输出导通时
长为T的导通电平时，所述第二移位寄存器单元的第一选择端依次输出时长均为T/2的导通电平和非导通电平；所述第一移位寄存器单元的第二选择端输出导通时长为T的导通电平时，所述第二移位寄存器单元的第二选择端依次输出时长均为T/2的非导通电平和导通电平。
[0007]在本公开的示例性实施例中，所述第一时钟信号端和所述第二时钟信号端的导通电平时长均为t，t＝T/2。
[0008]在本公开的示例性实施例中，当所述第一移位寄存器单元的输入端为导通电平时，所述第一移位寄存器单元的第一时钟信号端为导通电平，第二时钟信号端为非导通电平。
[0009]在本公开的示例性实施例中，所述输入选择模块还连接第一节点，所述输入选择模块还用于响应所述第一选择端的信号将所述输入端的信号传输至所述第一节点或者用于响应所述第二选择端的信号将所述反馈端的信号传输至所述第一节点；所述输出选择模块还连接第五节点，所述输出选择模块还用于响应所述第一选择端的信号将所述第五节点的信号传输至所述第一输出端或者响应所述第二选择端的信号将所述第五节点的信号传输至所述第二输出端。
[0010]在本公开的示例性实施例中，所述输入选择模块和所述输出选择模块均包括晶体管，且各所述晶体管的极性相同。
[0011]在本公开的示例性实施例中，所述输入选择模块包括：第一选择晶体管，第一极连接所述输入端，第二极连接所述第一节点，栅极连接所述第一选择端，所述第一选择晶体管用于响应所述第一选择端的信号将所述输入端的信号传输至所述第一节点；第二选择晶体管，第一极连接所述反馈端，第二极连接所述第一节点，栅极连接所述第二选择端，所述第二选择晶体管用于响应所述第二选择端的信号将所述反馈端的信号传输至所述第一节点；所述输出选择模块包括：第三选择晶体管，第一极连接所述第五节点，第二极连接所述第一输出端，栅极连接所述第一选择端，所述第三选择晶体管用于响应所述第一选择端的信号将所述第五节点的信号传输至所述第一输出端；第四选择晶体管，第一极连接所述第五节点，第二极连接所述第二输出端，栅极连接所述第二选择端，所述第四选择晶体管用于响应所述第二选择端的信号将所述第五节点的信号传输至所述第二输出端；其中，所述第一选择晶体管～第四选择晶体管均为P型晶体管。
[0012]在本公开的示例性实施例中，所述第一移位寄存器单元和所述第二移位寄存器单元均包括：输入模块，连接所述第一节点、第三节点和第一时钟信号端，所述输入模块用于响应所述第一时钟信号端的信号将所述第一节点的信号传输至所述第三节点；第一控制模块，连接所述第二节点、所述第一时钟信号端并接收第一电平信号，所述第一控制模块用于响应所述第一时钟信号端的信号利用所述第一电平信号下拉所述第二节点；第二控制模块，连接所述第二节点、所述第三节点和所述第一时钟信号端，所述第二控制模块用于响应所述第三节点的信号利用所述第一时钟信号端的信号上拉所述第二节点；复位模块，连接所述第二节点、所述第三节点、所述第二时钟信号端并接收所述第二电平信号，所述复位模块用于响应所述第二节点的信号和所述第二时钟信号端的信号利用所述第二电平信号复位所述第三节点；保护模块，连接所述第三节点、第四节点并接收所述第一电平信号，所述保护模块用于响应所述第一电平信号将所述第三节点的信号传输至所述第四节点或者响
应所述第一电平信号与所述第四节点的信号的电压差而关闭；第一输出模块，连接第二节点、第一输出端、第二输出端并接收第二电平信号，所述第一输出模块用于响应所述第二节点的信号将所述第二电平信号传输至所述第一输出端和所述第二输出端；第二输出模块，连接所述第五节点、所述第四节点和第二时钟信号端，所述第二输出模块用于响应所述第四节点的信号将所述第二时钟信号端的信号传输至所述第五节点。
[0013]在本公开的示例性实施例中，所述输入模块、所述第一控制模块、所述第二控制模块、所述复位模块、所述保护模块、所述第一输出模块和所述第二输出模块均包括晶体管，且各所述晶体管的极性相同。
[0014]在本公开的示例性实施例中，所述输入模块包括：第一晶体管，第一极连接所述第一节点，第二极连接所述第三节点，栅极连接所述第一时钟信号端本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种栅极驱动电路，其特征在于，包括多个重复单元，所述重复单元包括级联的第一移位寄存器单元和第二移位寄存器单元，所述第一移位寄存器单元和所述第二移位寄存器单元均包括输入选择模块、输出选择模块以及一个输入端、一个反馈端和两个输出端，且所述第一移位寄存器单元和所述第二移位寄存器单元均分别连接第一时钟信号端和第二时钟信号端；同一重复单元中，第一移位寄存器单元的反馈端连接第二移位寄存器单元的第一输出端，第一移位寄存器单元的第一输出端连接第二移位寄存器单元的输入端，第一移位寄存器单元的第二输出端连接第二移位寄存器单元的反馈端；相邻两个重复单元中，上一重复单元中的第二移位寄存器单元的第二输出端连接下一重复单元中第一移位寄存器单元的输入端；同一移位寄存器单元中，所述输入选择模块连接输入端、第一选择端、第二选择端和反馈端，所述输入选择模块用于响应所述第一选择端的信号利用所述输入端的信号进行输入或者响应所述第二选择端的信号利用所述反馈端的信号进行输入；所述输出选择模块连接第一输出端、第二输出端、第一选择端和第二选择端，所述输出选择模块用于响应所述第一选择端的信号通过所述第一输出端进行输出或者响应所述第二选择端的信号通过所述第二输出端进行输出；其中，同一移位寄存器单元中，所述第一选择端的信号与所述第二选择端的信号极性相反，且同一重复单元中的两个移位寄存器单元的第一选择端的导通电平部分交叠、第二选择端的导通电平部分交叠；所述第一时钟信号端的信号与所述第二时钟信号端的信号反相，且所述第一移位寄存器单元的第一时钟信号端、第二时钟信号端的信号与所述第二移位寄存器单元的第一时钟信号端、第二时钟信号端的信号对应反相。2.根据权利要求1所述的栅极驱动电路，其特征在于，任意一重复单元中，所述第一移位寄存器单元的第一输出端作为所述栅极驱动电路的第n输出端，所述第一移位寄存器单元的第二输出端作为所述栅极驱动电路的第(n+2)输出端；所述第二移位寄存器单元的第一输出端作为所述栅极驱动电路的第(n+1)输出端，所述第二移位寄存器单元的第二输出端作为所述栅极驱动电路的第(n+3)输出端，n为大于等于1的自然数。3.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一移位寄存器单元的第一选择端输出导通时长为T的导通电平时，所述第二移位寄存器单元的第一选择端依次输出时长均为T/2的导通电平和非导通电平；所述第一移位寄存器单元的第二选择端输出导通时长为T的导通电平时，所述第二移位寄存器单元的第二选择端依次输出时长均为T/2的非导通电平和导通电平。4.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一时钟信号端和所述第二时钟信号端的导通电平时长均为t，t＝T/2。5.根据权利要求1所述的栅极驱动电路，其特征在于，当所述第一移位寄存器单元的输入端为导通电平时，所述第一移位寄存器单元的第一时钟信号端为导通电平，第二时钟信号端为非导通电平。6.根据权利要求1所述的栅极驱动电路，其特征在于，所述输入选择模块还连接第一节
点，所述输入选择模块还用于响应所述第一选择端的信号将所述输入端的信号传输至所述第一节点或者用于响应所述第二选择端的信号将所述反馈端的信号传输至所述第一节点；所述输出选择模块还连接第五节点，所述输出选择模块还用于响应所述第一选择端的信号将所述第五节点的信号传输至所述第一输出端或者响应所述第二选择端的信号将所述第五节点的信号传输至所述第二输出端。7.根据权利要求6所述的栅极驱动电路，其特征在于，所述输入选择模块和所述输出选择模块均包括晶体管，且各所述晶体管的极性相同。8.根据权利要求6所述的栅极驱动电路，其特征在于，所述输入选择模块包括：第一选择晶体管，第一极连接所述输入端，第二极连接所述第一节点，栅极连接所述第一选择端，所述第一选择晶体管用于响应所述第一选择端的信号将所述输入端的信号传输至所述第一节点；第二选择晶体管，第一极连接所述反馈端，第二极连接所述第一节点，栅极连接所述第二选择端，所述第二选择晶体管用于响应所述第二选择端的信号将所述反馈端的信号传输至所述第一节点；所述输出选择模块包括：第三选择晶体管，第一极连接所述第五节点，第二极连接所述第一输出端，栅极连接所述第一选择端，所述第三选择晶体管用于响应所述第一选择端的信号将所述第五节点的信号传输至所述第一输出端；第四选择晶体管，第一极连接所述第五节点，第二极连接所述第二输出端，栅极连接所述第二选择端，所述第四选择晶体管用于响应所述第二选择端的信号将所述第五节点的信号传输至所述第二输出端；其中，所述第一选择晶体管～第四选择晶体管均为P型晶体管。9.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一移位寄存器单元和所述第二移位寄存器单元均包括：输入模块，连接第一节点、第三节点和第一时钟信号端，所述输入模块用于响应所述第一...

【专利技术属性】
技术研发人员：李婷，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：