一种双时钟速率源同步主从串行通信系统技术方案

本发明专利技术公开了一种双时钟速率源同步主从串行通信系统。其中，该系统包括主控制器以及从控制器，所述主控制器包括AD采样模块、主控制器FPGA芯片、DSP芯片和外接端口；所述主控制器FPGA芯片用于FPGA高速通信和FPGA数据转换，所述FPGA高速通信为与功率模块的高速通信，包括5路高速RS232、5路高速RS485；FPGA数据转换包括模拟输入信号采样、模拟信号输出、数字信号的开入开出、与DSP进行数据通信、与ARM通信管理板卡进行指令交互、遥信遥测以及遥控遥调。具有通信延时小、可靠性、成本低的优点。成本低的优点。成本低的优点。

【技术实现步骤摘要】
一种双时钟速率源同步主从串行通信系统


[0001]本专利技术涉及主从控制器
，并且更具体地，涉及一种双时钟速率源同步主从串行通信系统。

技术介绍

[0002]随着现代社会对于绿色、低碳的能源需求日益增加，但传统功率变换器存在转换效率低、适用范围小、功耗大的缺陷，所以如何提高功率变换器的转换效率、扩大适用范围是现在电力电子器件的重要研究方向。提高功率开关器件的开关频率可以有效提高功率变换器的转换效率，尤其是采用宽禁带功率半导体器件时，简化了变换电路的拓扑结构，扩展了功率器件在高压、高频环境下的应用范围，起到了降低损耗、提升装置整体效率的重要作用。
[0003]然而传统的功率开关器件的开关频率仅在3
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5kHz范围内，但高频化的功率开关器件的工作开关频率在50kHz左右，甚至更高。开关频率达到50kHz后，一个控制周期仅为20μs，其中子模块控制器要向主控制器传输至少16位的采样数据，主控制器要向子模块控制器传输至少8位移相占空比数据(1位方向位，7位数据位)，对主控制器FPGA与子模块控制FPGA间的异步通信要求严格。控制器均使用5Mbit/s的光纤收发接口，实际使用中无法保证在算法在控制周期内执行完成，必须降低控制频率来保证传输的可靠性。但是降低控制频率会进一步增加通信时延，致使一个控制周期内通信时延占比很大，导致控制系统性能下降等问题。为进一步降低异步通信产生的时延，可采用高速光纤收发器，但会加大系统成本，并降低系统可靠性。

技术实现思路

[0004]根据本专利技术，提供了一种双时钟速率源同步主从串行通信系统，以解决传统的功率开关器件的开关频率存在的技术问题。
[0005]根据本专利技术，提供了一种双时钟速率源同步主从串行通信系统，
[0006]所述系统包括主控制器以及从控制器，所述主控制器包括AD采样模块、主控制器FPGA芯片、DSP芯片和外接端口；
[0007]所述主控制器FPGA芯片用于FPGA高速通信和FPGA数据转换，所述FPGA高速通信为与功率模块的高速通信，包括5路高速RS232、5路高速RS485；FPGA数据转换包括模拟输入信号采样、模拟信号输出、数字信号的开入开出、与DSP进行数据通信、与ARM通信管理板卡进行指令交互、遥信遥测以及遥控遥调。
[0008]可选地，所述AD采样模块用于将采集获得的连续的模拟信号转换成离散的数字信号，将数字信号传输到主控制器FPGA芯片中。
[0009]可选地，所述DSP芯片用于调节算法，包括并离网切换判断、VSG/功率控制/VF控制/下垂控制/功率因数控制/电能质量主动治理。
[0010]可选地，所述外接端口用于连接DSP芯片与不同类型存储器。
[0011]可选地，所述主控制器FPGA芯片包括时序控制模块、主控制器FPGA的AD启动与读取模块、
[0012]所述时序控制模块用于为操作指令执行提供操作定时信号；
[0013]所述主控制器FPGA的AD启动与读取模块用于将模拟信号转换成数字信号传输给所述主控制器FPGA，或将所述主控制器FPGA输出的数字信号转换为模拟信号输出，下发给从控制器FPGA。
[0014]可选地，所述主控制器FPGA芯片还包括主控制器FPGA的XINTF通信模块；
[0015]所述主控制器FPGA的XINTF通信模块用于与DSP间的数据交互，上传AD采样模块获得的数据，并接受DSP发出的遥测、遥信和控制指令。
[0016]可选地，所述主控制器FPGA芯片还包括主控制器FPGA的异步通信发送模块、主控制器FPGA的异步通信接收模块以及变换器驱动模块；
[0017]所述主控制器FPGA的异步通信发送模块用于将主控制器FPGA数据发送给从控制器FPGA的异步通信接受模块；
[0018]所述主控制器FPGA的异步通信接受模块用于接收从控制器FPGA上传的数据和AD转换模块上传的数据；
[0019]所述变换器驱动模块用于将PWM驱动信号下发给变压器的功率开关管。
[0020]可选地，所述从控制器包括子模块控制器FPGA芯片；
[0021]所述子模块控制器FPGA芯片包括三角波生成模块、驱动信号模块；
[0022]所述三角波生成模块用于接收主控制器发出的同步信号，生成与主控制器统一的时序信号，为所述从控制器FPGA的AD启动与读取模块、所述从控制器FPGA的异步通信发送模块、所述从控制器FPGA的异步通信接收模块以及驱动信号模块提供时序信号。
[0023]可选地，所述子模块控制器FPGA芯片还包括从控制器FPGA的AD启动与读取模块；
[0024]所述从控制器FPGA的AD启动与读取模块用于将模拟信号转换成数字信号传输给子模块控制器FPGA芯片或将子模块控制器FPGA芯片输出的数字信号转换为模拟信号输出。
[0025]可选地，所述子模块控制器FPGA芯片还包括从控制器FPGA的异步通信发送模块、从控制器FPGA的异步通信接收模块以及驱动信号模块；
[0026]所述从控制器FPGA的异步通信发送模块用于将从控制器FPGA的信号发送给主控制器FPGA的异步通信接受模块；
[0027]所述从控制器FPGA的异步通信接受模块用于接收来自主控制器FPGA发送的数据和AD转换模块上传的数据；
[0028]所述驱动信号模块用于将PWM驱动信号下发给变压器的功率开关管。
[0029]从而，在主从控制器间的通信采用双倍数据速率传输模式，并引入同步通信线，在同步时钟的上升与下降沿同时读取数据。理论上传输速率可以到达以前传输速率的2倍，具有通信延时小、可靠性、成本低的优点。
附图说明
[0030]通过参考下面的附图，可以更为完整地理解本专利技术的示例性实施方式：
[0031]图1为根据本实施方式所述的主控制器的示意图；
[0032]图2为根据本实施方式所述的主控制器的FPGA程序结构的示意图；
[0033]图3为本实施方式所述的从控制器的FPGA程序结构的示意图；
[0034]图4为本实施方式所述的算法执行时间分布示意图；
[0035]图5为本实施方式所述的主控制器与子模块控制器间的连接图；
[0036]图6为本实施方式所述的子模块控制器与所在DAB模块间的连接图。
具体实施方式
[0037]现在参考附图介绍本专利技术的示例性实施方式，然而，本专利技术可以用许多不同的形式来实施，并且不局限于此处描述的实施例，提供这些实施例是为了详尽地且完全地公开本专利技术，并且向所属
的技术人员充分传达本专利技术的范围。对于表示在附图中的示例性实施方式中的术语并不是对本专利技术的限定。在附图中，相同的单元/元件使用相同的附图标记。
[0038]除非另有说明，此处使用的术语(包括科技术语)对所属
的技术人员具有通常的理解含义。另外，可以理解的是，以通常使用的词典限定的术语，应当被理解为与其相关领域的语境具有一致的含义，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种双时钟速率源同步主从串行通信系统，其特征在于，所述系统包括主控制器以及从控制器，所述主控制器包括AD采样模块、主控制器FPGA芯片、DSP芯片和外接端口；所述主控制器FPGA芯片用于FPGA高速通信和FPGA数据转换，所述FPGA高速通信为与功率模块的高速通信，包括5路高速RS232、5路高速RS485；FPGA数据转换包括模拟输入信号采样、模拟信号输出、数字信号的开入开出、与DSP进行数据通信、与ARM通信管理板卡进行指令交互、遥信遥测以及遥控遥调。2.根据权利要求1所述的系统，其特征在于，所述AD采样模块用于将采集获得的连续的模拟信号转换成离散的数字信号，将数字信号传输到主控制器FPGA芯片中。3.根据权利要求1所述的系统，其特征在于，所述DSP芯片用于调节算法，包括并离网切换判断、VSG/功率控制/VF控制/下垂控制/功率因数控制/电能质量主动治理。4.根据权利要求1所述的系统，其特征在于，所述外接端口用于连接DSP芯片与不同类型存储器。5.根据权利要求1所述的系统，其特征在于，所述主控制器FPGA芯片包括时序控制模块、主控制器FPGA的AD启动与读取模块、所述时序控制模块用于为操作指令执行提供操作定时信号；所述主控制器FPGA的AD启动与读取模块用于将模拟信号转换成数字信号传输给所述主控制器FPGA，或将所述主控制器FPGA输出的数字信号转换为模拟信号输出，下发给从控制器FPGA。6.根据权利要求1所述的系统，其特征在于，所述主控制器FPGA芯片还包括主控制器FPGA的XINTF通信模块；所述主控制器FPGA的XINTF通信模块用于与DSP间的数据交互，上传AD采样模块获得的数据，并接受DSP发出的遥测、遥信和控制指令。7.根据权利要求1所述的系统，其特征在于，所...

【专利技术属性】
技术研发人员：邢通，孙丽敬，季宇，刘晓娟，刘国宇，黄鹭鹭，高波，蔺圣杰，王海涛，
申请(专利权)人：国网上海能源互联网研究院有限公司，
类型：发明
国别省市：