低开销均步数字接口制造技术

本公开涉及低开销均步数字接口。集成电路包括第一子系统，该第一子系统包括被配置为生成第一时钟信号的第一时钟发生器。所述集成电路还包含第二子系统，所述第二子系统包含被配置为产生第二时钟信号的第二时钟发生器。第一子系统包括被配置为检测第二时钟信号的边沿的边沿检测器。第一时钟发生器基于第二时钟信号的边沿生成相对于第二时钟信号具有选择相位的第一时钟信号。位的第一时钟信号。位的第一时钟信号。

【技术实现步骤摘要】
低开销均步数字接口


[0001]本专利技术涉及集成电路，且更特定来说涉及集成电路的子系统之间的通信。

技术介绍

[0002]片上系统(SoC)包括在单个集成电路中实现的多个子系统。在一些情况下，社会的一个子系统被配置为向社会的另一个子系统提供数据。可能难以有效地管理这种通信。
[0003]图1示出了集成电路100的示例。集成电路100是SoC。集成电路100包括第一子系统102和第二子系统104。第一子系统102被配置为向第二子系统104输出数据。第一子系统102对第一时钟信号CLK1进行操作。第二子系统104对第二时钟信号CLK2进行操作。第一和第二时钟信号是均步的。均步时钟信号具有相同的频率和恒定的、未知的相位差。
[0004]存在影响第一和第二子系统102和104之间的通信定时的各种复杂性。例如，在处理和传输来自第一子系统102的数据时可能存在某些延迟，而在处理和接收第二子系统104中的数据时可能存在某些其它延迟。另外，第一和第二时钟信号具有相同的频率并且彼此异相到未知的程度。这些因素使得难以根据第一时钟信号CLK1从第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种方法，包括：用集成电路的第一子系统生成第一时钟信号；用所述集成电路的第二子系统接收所述第一时钟信号；用所述第二子系统检测所述第一时钟信号的边沿；用所述第二子系统基于所述第一时钟信号的边沿生成具有相对于所述第二时钟信号的相位的第二时钟信号；以及基于所述第二时钟信号，从所述第二子系统向所述第一子系统输出数据。2.根据权利要求1所述的方法，其中，生成所述第二时钟信号包括：在检测到所述第一时钟信号的边沿之后将所述第二时钟信号的上升沿延迟选择的持续时间。3.根据权利要求1所述的方法，包括：用所述第一子系统和所述第二子系统接收全局时钟信号；基于所述全局时钟信号生成第一时钟信号；在检测到所述第一时钟信号的边沿之后，将所述第二时钟信号的上升沿延迟所述全局时钟信号的选择数目的周期。4.根据权利要求3所述的方法，包括：通过将所述全局时钟信号的频率分频来生成所述第一时钟信号；以及通过将所述全局时钟信号的频率分频来生成所述第二时钟信号。5.根据权利要求4所述的方法，其中，所述第一时钟信号和所述第二时钟信号具有相同的频率。6.根据权利要求1所述的方法，包括：输出来自所述第二子系统的数据传输电路装置的数据；以及向所述第二子系统的所述数据传输电路装置提供所述第二时钟信号。7.根据权利要求6所述的方法，包括：用所述第一子系统的数据接收电路装置接收来自所述第二子系统的所述数据传输电路装置的数据；以及向所述数据接收电路装置提供所述第一时钟信号。8.根据权利要求7所述的方法，包括：向所述数据接收电路装置的第一触发器的时钟输入端子提供所述第一时钟信号；以及向所述数据传输电路装置的第二触发器的时钟输入端子提供所述第二时钟信号。9.根据权利要求1所述的方法，其中所述第二子系统是模数转换器。10.一种集成电路，包括：接收子系统，包括：接收时钟发生器，被配置为生成接收时钟信号；以及数据接收电路装置，耦合到所述接收时钟发生器；传输子系统，包括：边沿检测器，被配置为检测所述接收...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：