一种基于碳化硅同质外延的PIN二极管及其制备方法技术

本发明专利技术涉及电力电子技术领域，具体公开了一种基于碳化硅同质外延的PIN二极管及其制备方法，包括：沉淀薄膜、旋涂正光刻胶、刻蚀、去除光刻胶、去除残余SiO2、旋涂负光刻胶、电极蒸镀、退火和蒸镀；本发明专利技术中PIN二极管通过复合同质外延制备材料，可避免由离子注入或物理气相沉积导致的晶格损伤和污染；P型SiC复合接触电极结构可通过短时间(3min以内)，低温(700

【技术实现步骤摘要】
一种基于碳化硅同质外延的PIN二极管及其制备方法


[0001]本专利技术属于电力电子
，具体涉及一种基于碳化硅同质外延的PIN二极管及其制备方法。

技术介绍

[0002]作为IV族中唯一的一种固态碳化物，碳化硅(SiC)具有高临界击穿场强、低本征载流子浓度、高电子迁移率、高热导率等特点，在大功率电力电子领域具有巨大的应用潜力，是第三代半导体中工业化进程最快的半导体材料。因此，设计和制作基于同质碳化硅的材料和器件具有重要现实意义。得益于SiC有益的物理特性，SiCPIN相较于SiPIN具有显著的功率特性优势，如开关速度快，抗辐噪能力强、大电流处理能力更强并且在高温下工作时的可靠性更好。当前SiC器件应用面临的最大挑战是相对于Si器件更高的工艺制造成本和缺乏批量生产。
[0003]目前SiCPIN二极管大多采用离子注入的方式制备阳极P+区，高压产生的离子轰击不可避免地对外延N型漂移区产生晶格损伤，影响二极管的性能，且成本较高。此外，高掺杂N+衬底和高掺杂P+阳极区的欧姆接触电极往往需要1000℃以上的快速退火(RTA)，且需要较长的时间，制备过程繁琐，成本较高。如专利CN115360244A提出的一种SiCPIN二极管欧姆接触电极需要在1200
‑
1500℃高温下退火1—3h。
[0004]本专利技术为自主研发的一种基于碳化硅同质外延的PIN二极管及其制备方法，目的在于通过化学气相沉积的方式，在外延炉内直接完成N型漂移区和阳极P+区的制备；通过感应耦合等离子体刻蚀制备台面式单一原胞，提高耐压性能；通过电极结构设计，在低温，短时间的RTA下实现阳极P+区的欧姆接触；通过激光退火以及加厚电极层实现高掺杂N+衬底的欧姆接触；通过上述方法提高PIN二极管性能，简化制备流程，降低生产成本。

技术实现思路

[0005]本专利技术的目的在于提供一种基于碳化硅同质外延的PIN二极管及其制备方法，以解决上述
技术介绍
中提出的问题。
[0006]为实现上述目的，本专利技术提供如下技术方案：
[0007]一种基于碳化硅同质外延的PIN二极管制备方法，包括以下步骤：
[0008]沉淀薄膜，通过等离子体增强化学气相沉积法(PECVD)在基底外延面沉积0.5～1m的氧化硅(SiO2)薄膜作为刻蚀掩膜，防止刻蚀隔离沟槽时损伤台面区域；
[0009]旋涂正光刻胶，在基底的外延面，即SiO2上旋涂正性光刻胶(PR)，并进行台面图案光刻，显影后PR覆盖区域即为所需的台面区域；
[0010]刻蚀，通过感应耦合等离子体刻蚀(ICP)系统，刻蚀去除沟槽区域的SiO2，暴露出下方的P+SiC层，进一步使用不同的工艺配方刻蚀P+SiC层至低掺N型漂移层；
[0011]去除光刻胶，将基底置于光阻剥离液超声槽中加热去除残余光刻胶后，冲水甩干；
[0012]去除残余SiO2，将基底置于氟化铵腐蚀液中3～5min，去除残余SiO2，冲水甩干；
[0013]旋涂负光刻胶，在基底的图案面旋涂负性光刻胶(PR)，并进行电极图案光刻，显影后PR未覆盖区域即为所需的电极区域；
[0014]电极蒸镀，通过电子束蒸发镀膜系统进行阳极P+区电极蒸镀；
[0015]退火，对基底进行RTA750～850℃退火1～3min，得到阳极P+区的欧姆接触电极；
[0016]蒸镀，通过电子束蒸发镀膜系统进行N+型衬底接触电极蒸镀Ni(50～150nm)后进行激光退火，随后通过电子束蒸发镀膜系统在激光退火后的Ni金属层上进行加厚电极蒸镀Ti(20～100nm)/Al(0.5～1um)。
[0017]优选的，所述电极蒸镀的正面电极结构依次为Ni(25nm)/Al(200nm)/Ni(25nm)/Ti(250nm)，并通过剥离液加热浸泡以及超声去除光刻胶上方蒸镀的金属膜层。
[0018]本专利技术还提供了一种基于碳化硅同质外延的PIN二极管，采用如上述所述的一种基于碳化硅同质外延的PIN二极管制备方法制备而成。
[0019]与现有技术相比，本专利技术的有益效果是：
[0020](1)本专利技术通过使用三氯氢硅(TCS)、乙烯(C2H4)分别作为Si源与C源，反应腔室温度为1450～1750℃，压力为50～150mbar，在偏轴为4
°
偏角的Si面6英寸高掺杂N型4H
‑
SiC衬底上，反应沉积生成外延层；其中，低掺N型漂移SiC层以高纯N2作为掺杂源，阳极P+区以TMAl作为掺杂源；通过高温化学气相沉积法，在外延炉中依次生长0.1～1m高掺杂N+缓冲层(掺杂浓度为1
×
10
18
～1
×
10
19
cm
‑3)，5～15μm低掺N型漂移层(掺杂浓度为5
×
10
15
～5
×
10
16
cm
‑3)和0.1～2m阳极P+层(掺杂浓度为8
×
10
16
～8
×
10
17
cm
‑3)，得到制备PIN二极管的原材料基底。
[0021](2)本专利技术中PIN二极管通过复合同质外延制备材料，可避免由离子注入或物理气相沉积导致的晶格损伤和污染；P型SiC复合接触电极结构可通过短时间(3min以内)，低温(700
‑
850℃)快速退火实现欧姆接触，降低生产成本；PIN二极管外延层总厚度为6μm，可在2.5V左右达到1A的开启电流，且在3.5V左右达到36A的大电流，同时在650V正向电压下，漏电流仍在30nA以内，具有良好的耐压能力。
附图说明
[0022]图1为本专利技术的制备的PIN二极管的原材料基底；
[0023]图2为本专利技术的一种基于碳化硅同质外延的PIN二极管制备流程图；
[0024]图3为本专利技术的PIN二极管制备完成后的单个器件示意图；
[0025]图4为本专利技术所制备SiCPIN二极管的反向大电流性能测试图，2.5V左右达到1A的开启电流，且在3.5V左右达到36A的大电流；
[0026]图5为本专利技术所制备SiCPIN二极管的正向耐压性能测试图，在650V正向电压下，漏电流仍在30nA以内。
具体实施方式
[0027]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0028]实施例：
[0029]请参阅图1至图5所示，一种基于碳化硅同质外延的PIN二极管制备方法，包括：
[0030]一种基于碳化硅同质外延的PIN二极管及其制备方法，包括以下步骤：
[0031]沉淀薄膜，通过等离子体增强化学气相沉积法(PECVD本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于碳化硅同质外延的PIN二极管制备方法，其特征在于，包括以下步骤：沉淀薄膜，通过等离子体增强化学气相沉积法(PECVD)在基底外延面沉积0.5～1m的氧化硅(SiO2)薄膜作为刻蚀掩膜，防止刻蚀隔离沟槽时损伤台面区域；旋涂正光刻胶，在基底的外延面，即SiO2上旋涂正性光刻胶(PR)，并进行台面图案光刻，显影后PR覆盖区域即为所需的台面区域；刻蚀，通过感应耦合等离子体刻蚀(ICP)系统，刻蚀去除沟槽区域的SiO2，暴露出下方的P+SiC层，进一步使用不同的工艺配方刻蚀P+SiC层至低掺N型漂移层；去除光刻胶，将基底置于光阻剥离液超声槽中加热去除残余光刻胶后，冲水甩干；去除残余SiO2，将基底置于氟化铵腐蚀液中3～5min，去除残余SiO2，冲水甩干；旋涂负光刻胶，在基底的图案面旋涂负性光刻胶(PR)，并进行电极图案光刻，显影后PR未覆盖区域即为所需的电极区域；电...

【专利技术属性】
技术研发人员：王小周，张梦龙，韩理想，郑筌升，雷剑鹏，李京波，
申请(专利权)人：浙江芯科半导体有限公司，
类型：发明
国别省市：